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RF至13GHz超快速建立PLL

导读: 在PLL和VCO频率合成系统中,获得低于5 μs的频率和相位建立时间需极宽的环路带宽。环路带宽(LBW)定义控制环路的速度。更宽的LBW允许更快的建立时间,但会牺牲相位噪声和杂散信号的衰减能力。

  电路功能与优势

  图1所示PLL电路采用13 GHz小数N分频频率合成器、宽带有源环路滤波器和VCO,5°以内的200 MHz跳频相位建立时间短于5 μs。

  采用带宽为2.4 MHz的有源环路滤波器获得该性能。由于ADF4159鉴频鉴相器(PFD)最大频率为110 MHz,并且AD8065运算放大器具有145 MHz的高增益带宽积,因此可获得该宽带宽环路滤波器性能。

  有源滤波器中使用的AD8065运算放大器能够采用24 V电源电压工作,允许控制调谐电压为0 V至18 V的大多数宽带VCO。

RF至13GHz超快速建立PLL

  图1. ADF4159、有源环路滤波器AD8065以及11.4 GHz至12.8 GHz VCO的功能框图 (原理示意图: 未显示所有连接和去耦)

  电路描述

  在PLL和VCO频率合成系统中,获得低于5 μs的频率和相位建立时间需极宽的环路带宽。环路带宽(LBW)定义控制环路的速度。更宽的LBW允许更快的建立时间,但会牺牲相位噪声和杂散信号的衰减能力。图1所示电路将ADF4159锁定至12 GHz VCO (MACOM MAOC-009269)的RFOUT/2信号(~6 GHz)。然而,具有RFOUT/2信号且最高为24 GHz的VCO可配合ADF4159使用,因为它支持的最高RF输入为13 GHz。

  ADF4159小数N分频频率合成器

  在小数N分频架构PLL中,来自调制器(SDM)的噪声在PFD频率(fPFD)的一半处达到峰值。例如,如果小数N分频PLL的PFD频率为32 MHz,则未经滤波的SDM噪声在16 MHz处达到峰值。SDM噪声使环路不稳定,导致PLL无法锁定。图2显示此条件下的仿真相位噪声曲线。

RF至13GHz超快速建立PLL

图2. 12 GHz输出时的相位噪声曲线(fPFD = 32 MHz,LBW = 2.4 MHz)

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责任编辑:Zack
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