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SOI与finFET工艺对比 中国需要发展谁才正确

导读: 体硅CMOS技术走到22nm之后,因为光刻技术所限,特征尺寸已很难继续微缩,急需革新技术来维持进一步发展。在众多的候选技术之中,FDSOI技术极具竞争力。

1999年,胡正明教授在美国加州大学领导着一个由美国国防部高级研究计划局(DARPA)出资赞助的研究小组,当时他们的研究目标是CMOS技术如何拓展到 25nm及以下领域,显示有两种途径可以实现这种目的:一是立体型结构的FinFET晶体管,另外一种是基于SOI的超薄绝缘层上硅体技术 (UTB-SOI,也就是我们常说的FDSOI晶体管技术)。

体硅CMOS技术走到22nm之后,因为光刻技术所限,特征尺寸已很难继续微缩,急需革新技术来维持进一步发展。在众多的候选技术之中,FDSOI(Fully Depleted SOI,全耗尽SOI)技术极具竞争力。

对于FDSOI晶体管,硅薄膜自然地限定了源漏结深,同时也限定了源漏结的耗尽区,从而可改善DIBL(Drain Induced Barrier Lowering,漏致势垒降低)等短沟道效应,改善器件的亚阈特性,降低电路的静态功耗。此外,FDSOI晶体管无需沟道掺杂,可以避免RDF(Random Dopants Fluctuation,随机掺杂涨落)等效应,从而保持稳定的阈值电压,同时还可以避免因掺杂而引起的迁移率退化。

FD-SOI技术不仅能得到FinFET全耗尽晶体管带给平面传统技术的全部好处,而且还能实现后者无法达到的先进的负偏压(back bias)技术。

FD-SOI工艺可以将工作电压降低至大约0.6V,而相比之下Bulk CMOS工艺的最小极限值一般在0.9V左右。使用FDSOI的后向偏置技术可以提供更宽动态范围的性能,因此特别适合移动和消费级多媒体应用。

FD-SOI,SOI中位于顶层的硅层厚度会减薄至5-20nm,这样器件工作时栅极下面沟道位置下方的耗尽层便可充满整个硅薄膜层,如此便可消除在PD-SOI(PD为部分耗尽)中常见的浮体效应。

在部分耗尽型SOI结构中,SOI中顶层硅层的厚度为50-90nm,因此沟道下方的硅层中仅有部分被耗尽层占据,由此可导致电荷在耗尽层以下的电中性区域中累积,造成所谓的浮体效应。

SOI工艺的优势:

1),减少寄生电容,提高器件频率,与体硅相比SOI器件的频率提高20-35%

2),由于减少寄生电容。降低漏电流,SOI器件的功耗下降35-70%

3),消除了闩锁效应(Latch up 是指CMOS晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。

随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大

4),抑制衬底的脉冲电流干涉,减少软错误的发生

5),与硅工艺相容,可减少13-20%工序

SOI现状

法国Soitec已实现FD-SOI晶园的高良率成熟量产,其300mm晶圆厂能够支持28nm、22nm及更为先进的节点上大规模采用FD-SOI技术。如今,全球有三家位于三大洲的公司能够供应FD-SOI晶圆,包括法国Soitec、日本信越半导体(SHE)、美国SunEdison。这三家公司均采用了行业标准的SOI晶园制造技术,智能剥离(Smart Cut?)。

FD-SOI技术的生态系统发展正在几个方面逐步展开。三星及格罗方德——全球四大半导体代工厂中的两家——已经宣布计划量产并采用FD-SOI晶圆进行多项试产(即tape-out,指硅芯片从设计到制造的这一步骤)。FD-SOI的设计生态系统也在持续壮大之中,并且在28nm和22nm的工艺节点上进展尤为迅猛。众多电子设计自动化(EDA)公司正积极研发与FD-SOI相关的IP。目前已有多家IC设计厂商公开表示全面拥抱这项技术,其中一些宣布将在未来的开发路线图中采用FD-SOI技术。

采用FD-SOI的功耗更低,成本更少。比如索尼新一代的智能手表中的GPS,目前市场上最优秀的GPS产品功耗大概在10mW,而使用FD-SOI技术制作的芯片功耗能达到1mW,功耗降低10倍。”

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