为啥说10nm芯片好 芯片制程工艺科普
导读： 骁龙 835 用上了更先进的 10nm 制程， 在集成了超过 30 亿个晶体管的情况下，体积比骁龙 820 还要小了 35%，整体功耗降低了 40%，性能却大涨 27%。
OFweek电子工程网讯 先从大厂说起。目前芯片厂商有三类：IDM、Fabless、Foundry。
IDM（集成器件制造商）指 Intel、IBM、三星这种拥有自己的晶圆厂，集芯片设计、制造、封装、测试、投向消费者市场五个环节的厂商，一般还拥有下游整机生产。
Fabless（无厂半导体公司）则是指有能力设计芯片架构，但本身无厂，需要找代工厂代为生产的厂商，知名的有 ARM、NVIDIA、高通、苹果和华为。
Foundry（代工厂）则指台积电和 GlobalFoundries，拥有工艺技术代工生产别家设计的芯片的厂商。我们常见到三星有自己研发的猎户座芯片，同时也会代工苹果 A 系列和高通骁龙的芯片系列，而台积电无自家芯片，主要接单替苹果和华为代工生产。
制程
在描述手机芯片性能的时候，消费者常听到的就是 22nm、14nm、10nm 这些数值，这是什么？
这是芯片市场上，一款芯片制程工艺的具体数值是手机性能关键的指标。制程工艺的每一次提升，带来的都是性能的增强和功耗的降低，而每一款旗舰手机的发布，常常与芯片性能的突破离不开关系。
骁龙 835 用上了更先进的 10nm 制程， 在集成了超过 30 亿个晶体管的情况下，体积比骁龙 820 还要小了 35%，整体功耗降低了 40%，性能却大涨 27%。
深入来说，这几十纳米怎么计算出来的？我们从芯片的组成单位晶体管说起。
得益于摩尔定律的预测，走到今天，比拇指还小的芯片里集成了上亿个晶体管。苹果 A10 Fusion 芯片上，用的是台积电 16nm 的制造工艺，集成了大约 33 亿个晶体管。
而一个晶体管结构大致如下：
图中的晶体管结构中，电流从 Source（源极）流入 Drain（漏级），Gate（栅极）相当于闸门，主要负责控制两端源极和漏级的通断。电流会损耗，而栅极的宽度则决定了电流通过时的损耗，表现出来就是手机常见的发热和功耗，宽度越窄，功耗越低。而栅极的最小宽度（栅长），就是 XX nm工艺中的数值。
对于芯片制造商而言，主要就要不断升级技术，力求栅极宽度越窄越好。不过当宽度逼近 20nm 时，栅极对电流控制能力急剧下降，会出现“电流泄露”问题。为了在 CPU 上集成更多的晶体管，二氧化硅绝缘层会变得更薄，容易导致电流泄漏。
一方面，电流泄露将直接增加芯片的功耗，为晶体管带来额外的发热量；另一方面，电流泄露导致电路错误，信号模糊。为了解决信号模糊问题，芯片又不得不提高核心电压，功耗增加，陷入死循环。
因而，漏电率如果不能降低，CPU 整体性能和功耗控制将十分不理想。这段时间台积电产能跟不上很大原因就是用上更高制程时遭遇了漏电问题。
还有一个难题，同样是目前 10nm 工艺芯片在量产遇到的。
当晶体管的尺寸缩小到一定程度（业内认为小于 10nm）时会产生量子效应，这时晶体管的特性将很难控制，芯片的生产难度就会成倍增长。骁龙 835 出货时间推迟，X30 遥遥无期主要原因可能是要攻克良品率的难关。
另外，骁龙 835 用上了 10nm 的制程工艺，设计制造成本相比 14nm 工艺增加接近 5 成。大厂需要持续而巨大的资金投入到 10nm 芯片量产的必经之路。
就目前阶段，三星已经尝试向当前的工艺路线图中添加 8nm 和 6nm 工艺技术，台积电方面则继续提供 16nm FinFET 技术的芯片，开始着力 10nm 工艺的同时，预计今年能够样产 7nm 工艺制程的芯片。
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