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让摩尔定律一再放缓 晶圆厂的cycle time是什么鬼?

导读: 成本问题和技术问题都是明显的挑战。此外,cycle time也在逐渐增加,这是芯片尺寸缩小公式中的一个关键但很少宣传的因素,这为芯片制造商和客户带来了更多的担忧。事实上,成本、技术障碍和cycle time都是摩尔定律持续放缓的原因。

 从平面器件到finFET的转变使得芯片制造商能够将工艺和器件从16nm/14nm向更密集的方向发展,但是行业在每个节点处都面临诸多挑战。

成本问题和技术问题都是明显的挑战。此外,cycle time也在逐渐增加,这是芯片尺寸缩小公式中的一个关键但很少宣传的因素,这为芯片制造商和客户带来了更多的担忧。事实上,成本、技术障碍和cycle time都是摩尔定律持续放缓的原因。

cycle time是晶圆厂从开始加工一个晶圆批次到该批次加工完成所花费的时间。通常,晶圆批次由25个芯片组成,它在晶圆厂的各种工艺步骤之间移动。先进的逻辑工艺可以有600到1000个步骤,甚至更多。

查看cycle time的一个简单方法是在晶圆厂中应用称为Little’s Law(利特尔法则)的概率理论。在这种情况下,根据KLA-Tencor公司的理论,cycle time等于起始速率上的在制品(WIP)。例如,根据KLA-Tencor的数据,如果晶圆厂有12000个批次,每月处理4000个批次,则总cycle time为3个月。

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图1 :何为cycle time ?(来源:KLA-Tencor )

这听起来很简单,但在现实世界中并不奏效。例如,与平面器件相比,3D NAND和finFET具有更多层的复杂3D结构。处理它们需要更多的步骤,这会增加晶圆厂的cycle time。

为了防止cycle time的增加,芯片制造商需要更快的设备,曝光工具成为了重中之重。作为回应,设备供应商正在制造具有更高生产能力的工具。这些工具还可以处理更先进和更微小的结构。

尽管生产能力有了提升,但是随着更多的多重曝光步骤和其他工艺的转变,cycle time仍然在增加。加州大学伯克利分校工业工程与运营研究教授Robert Leachman说:“我们的流程和产品的复杂性比工具的生产率提升的速度更快。虽然我们更擅长运营工厂,工具也变得好很多,但是制造芯片仍然需要花费更长时间。”

通常,制造厂中最常用的cycle time量度是“每层掩膜的天数”。平均来说,制造厂需要1到1.5天的时间来处理一层。最好的晶圆厂是0.8天,Leachman表示。

28nm器件有40至50个掩膜层。相比之下,14nm/10nm器件有60层,预计7nm可以增长到80到85层,5nm可能有100层。因此,使用今天的平版印刷技术,28nm的cycle time大约为40天,14nm/10nm为60天,7nm则增加到80到85天。如果5nm仍使用今天的技术,不用极紫外光刻的话,则会达到100天。

为了使事情复杂化,晶圆厂的cycle time在一项工艺的初期会增加,但随着技术的成熟而下降。在此过程中,cycle time可能会受晶圆厂中可变因素的影响。最大的问题涉及到处理各个工艺步骤之间的等待时间。

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图2 :可变因素对生产能力和cycle time 的影响。(来源: Fabtime )

考虑到这些问题,芯片制造商可能会遇到延迟给定工艺过程的问题。随着复杂性的增加,延迟发生的概率会更高。潜在的延迟可能会增加晶圆厂成本以及影响芯片客户的产品上市时间。这很难转化为成本,但这意味着双方的收入都会蒙受损失。

总而言之,虽然解决的问题越来越大,但是cycle time不断增加并不奇怪。Leachman说:“每个存储单元或晶体管的成本仍然下降。随着我们走向摩尔定律最后阶段,成本下降的速度可能要比以前慢很多。但是我们得到它们的速度不会下降。它正在加速。这是一个很大的挑战。它价值连城,非常困难,我们做得并不好。”

cycle time不限于晶圆厂。同时也是掩膜部门和其他IC流程的一个问题。总而言之,客户将需要更好地处理cycle time问题,以便对设计日程有更切合实际的期望。

掩膜部门的问题

涉及cycle time的问题始于掩膜部门。在流程中,芯片制造商设计一个IC,然后将其转换为文件格式。然后基于该文件格式开发光掩膜。

光掩膜是IC设计的主模板。掩膜开发后,将其运送到晶圆厂并放置在光刻机中。光刻机投射光线透过掩膜,将图像曝光在芯片上。

所以掩膜和光刻被绑定在了一起。今天,芯片制造商使用193nm波长光刻技术在芯片上打印微小的特征。实际上,193nm光刻在80nm半节距处达到了它的极限。

为了扩展193nm光刻,芯片制造商使用称为光学邻近校正(OPC)的掩膜版增强技术(RET)。OPC充分利用微小的形状,以及次解析度辅助特性(SRAF)。SRAF放置在掩膜上,修改掩膜图案以改善芯片上的可印刷性。然而,在20nm处,SRAF在掩膜上变得太密集,难以在芯片上打印可辨别的特征。

为了解决这个问题,逻辑厂商将目光转移到多重曝光。MentorGraphics高级物理验证方法的项目经理David Abercrombie在一篇博客中解释说:“对于多重曝光,原始的掩膜形状在两个或更多个掩膜之间被划分,使得每个形状都具有足够的空间,以便OPC操作使其可打印。然后单独打印每个掩膜,最终将整套原始形状的图像成像到芯片上。”

多重曝光使行业能够缩小IC尺寸,但对掩膜有一些影响。SRAF正在变得越来越小,越来越复杂。D2S首席执行官Aki Fujimura表示:“除此之外,多重曝光还需要更多的掩膜。每个掩膜的倍增需要更长的时间才能产生,并且需要更多的掩膜,这会在给客户返回样片时引起问题。”

复杂性影响光掩膜生产的cycle time。掩膜制造商使用术语“周转时间(turnaround time,TAT)”,而不是cycle time,TAT是指制作和发布掩膜的时间。

根据Beam Initiative的“掩膜制造商调查”,28nm掩膜的TAT约为7.28天。对于16nm/20nm掩膜,TAT增加到了12.82天。虽然在调查中没有分析增加的原因,但一种可能性是多重曝光的来临。

根据调查,14nm掩膜的TAT下降到8.67天。虽然也没有分析其原因,但这可能是由芯片制造商积累了更多的多重曝光经验所导致的。在10nm/7nm处,TAT预计将增加到9.52天。

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图3:TAT再次上升 (来源:eBeam Initiative )

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