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利用高压VCO设计高性能锁相环

2011-01-04 11:08
瑾年Invader
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  简介

  “锁相环”(PLL)是现代通信系统的基本构建模块。PLL通常用在无线电接收机或发射机中,主要提供“本振”(LO)功能;也可用于时钟信号分配和降噪,而且越来越多地用作高采样速率模数(A/D)转换的时钟源。

  随着集成电路加工中功能器件的尺寸缩小,器件电源电压也呈下降趋势,包括PLL和其它混合信号功能所用的电源。然而,PLL的关键元件——“压控振荡器”(VCO)的实用技术要求并未随之大幅降低。许多高性能VCO设计仍然采用分立电路来实施,可能要求高达30 V的电源电压。这就给当今的PLL或RF系统设计师提出了挑战:低压PLL IC如何与高压VCO实现接口。电平转换接口通常利用有源滤波电路来实施,这将在下文讨论。

  本文将分析说明PLL的基本原理,考察采用高压VCO的PLL设计的当前技术水平,讨论典型架构的利弊,并介绍高压VCO的一些替代方案。

  PLL基本原理

  锁相环(图1)是一个反馈系统,其中相位比较器或鉴相器驱动反馈环路中的VCO,使振荡器频率(或相位)精确跟踪所施加的参考频率。通常需要用滤波电路,对正/负误差信号求积分并使之平坦,以及提高环路稳定性。反馈路径中常包含分频器,使输出频率(VCO的范围内)为参考频率的倍数。分频器的频率倍数N可以是整数,也可以是小数,PLL相应地称为“整数N分频PLL”或“小数N分频PLL”。

  

  图1. 基本锁相环

  PLL是负反馈控制环路,因此达到均衡时,频率误差信号必须为零,以便在VCO输出端产生精确且稳定的频率N × FREF。

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