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采用标准CMOS工艺设计RF集成电路的策略

2011-03-16 10:37
Timeless落尘
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  近年来,有关将CMOS工艺在射频(RF)技术中应用的可能性的研究大量增多。深亚微米技术允许CMOS电路的工作频率超过1GHz,这无疑推动了集成CMOS射频电路的发展。目前,几个研究组已利用标准的CMOS工艺开发出高性能的下变频器、低相位噪声压控振荡器(VCO)和双模数预分频器(prescaler)。这些研究表明,在无须增加额外器件或进行调整的条件下,可以设计出完全集成的接收器和VCO电路。低噪声放大器、上行转换器、合成器和功率放大器的深入研究,将可能设计出电信应用的完全集成收发器CMOS 射频电路。

  无线通信及其应用技术的迅猛发展,很大程度上得益于无线通信中的数字编码和数字信号处理技术的引入。数字技术发展是高性能低成本CMOS技术发展的结果,因为CMOS技术使得在单块裸片上集成大量的数字功能成为可能。这样,利用先进的调制技术、复杂的解调算法,以及高质量的错误检测和纠错系统,其结果是产生了高性能无损耗的数字通信信道。

  目前,数字技术发展以及无线市场的高速增长已经极大地改变了模拟收发器前端设备。前端设备是天线与无线收发器的数字调制解调器之间的接口,前端设备必须检测频率高达1GHz至2GHz微伏级的微弱信号。同时,还必须以相同的高频率发射功率在2W左右的信号。因此,这需要能在天线和A/D转换以及数字信号处理之间转换频带的高性能模拟电路,如滤波器、放大器和混频器。低成本和低功耗要求使得模拟前端设备成为未来射频设计的瓶颈,集成度的进一步提高将显著降低裸片大小、成本和功耗。在过去几年中,已经提出了许多进一步增强接收器、发送器和合成器集成度的不同技术。

  在进一步提升集成度的同时,研究人员也力图采用CMOS工艺集成射频电路。虽然CMOS技术主要应用于数字电路的集成,但如果能在高性能模拟电路中应用CMOS技术,将使性能得到很大提高,其优势将更为明显:可在单块芯片上集成完整的收发器系统,即同一裸片上既集成模拟前端器件,又集成数字解调器。这种需求只能利用CMOS或BiCMOS工艺实现,BiCMOS工艺能提高模拟设计的性能,但成本也相应提高,这不仅因为单位面积的成本增加,而且需要为数字电路部分预留更大的芯片空间。随着在CMOS工艺上的投资远远超出双极性器件,普通CMOS工艺将逐步消除BiCMOS器件与采用深亚微米CMOS工艺的NMOS器件,甚至消除采用相同BiCMOS工艺的NMOS器件之间的性能差异。NMOS器件的ft参数将逐渐接近NPN器件的ft。

  尽管多年前就展开了一些有关采用CMOS工艺的射频设计研究,但直到最近几年人们才真正关注实现该技术的可能性。目前,业界有几个研究组正从事该主题的研究。由于双极性器件固有的特性优于CMOS器件,因此一些研究人员认为射频CMOS只适用于具有较低性能标准,如ISM等低性能系统,或者可以通过改进CMOS工艺,如蚀刻电感器下面的基底来提高其性能。射频CMOS技术将可能采用普通的深亚微米工艺对高性能应用,如GSM、DECT和DCS1800中的收发器进行完全集成。

  CMOS技术

  出于对技术标准的不断提高以及实现更高集成度DSP电路的考虑,亚微米技术目前已被视为标准的CMOS技术。该技术的发展趋势甚至向深亚微米技术发展,如规格为0.1微米或更小的晶体管。而Ft接近100GHz的晶体管最近也出现在0.1微米的深亚微米工艺中。

  然而,晶体管中的寄生电容,包括栅极-漏极交迭电容(gate-drain overlap capacitance)和漏极-体结电容(drain-bulk junction capacitance)延缓了深亚微米技术的发展。图1比较了不同技术的ft和fmax值,这清晰地说明了上述结论。与ft相比,fmax更为重要,因为fmax反映了实际配置中晶体管的速率极限。如图中所示,虽然ft快速增加,但对于实际的电路设计(fmax),速度的提高却并不大。

  最后,在最近的集成CMOS射频电路中很清晰地看到,不仅CMOS技术本身成为了制约因素,封装也同样如此。由于射频信号最终将来源于芯片,而且由于射频天线信号必须进入芯片,因此任何与ESD保护网络相连的PCB、封装引脚寄生电容将极大地影响,或使射频信号恶化。

  接收器拓扑结构

  超外差(heterodyne)或中频接收器是最常用的接收器拓扑结构。在中频接收器中,期望信号将下变频到相对较高的中频频率。采用高质量的无源带通滤波器可防止镜像信号在中频频率上与期望信号发生交迭。通过利用中频接收器拓扑结构,尤其是当采用多个中频级时可以实现极高的接收器性能。

  由于每一级滤波都需要在芯片外实现,并采用分立的带通滤波器,因此中频接收器设计的主要问题是不能满足更高的集成度要求。这些分立的滤波器和带有大量引脚的接收器芯片提高了成本,而且功耗也很大(通常分立滤波器需要50Ω的驱动信号源驱动)。此外,在CMOS射频电路设计中,在1GHz的频率范围上输入/输出的问题也很严重。

  作为中频接收器的替代方案,零差(homodyne)或零中频接收器可以实现极高的集成度。零中频接收器对通往基带的信号进行了直接、正交的下变频转换。期望信号将自身作为镜像信号,因此可以实现充分的镜像信号抑制,尽管信号抑制的正交精度有限。在理论上,零中频接收器中根本不需要分立的高频带通滤波器,可以实现完全集成的接收器,尤其是当下变频在单级中执行时。例如,直接从900MHz变换到基带信号。

  与中频接收器相比,零中频接收器的缺点在于其较低的性能。零中频接收器对寄生基带信号非常敏感,如DC偏移电压以及由射频和LO自混频产生的串扰分量。这些缺点限制了零中频接收器在无线应用系统中的广泛使用,因此零中频接收器常用在低性能要求的应用中,如寻呼机和ISM中。在这些应用中,可以对编码进行扰码处理,因此可以插入高通滤波器,从而避免DC偏移问题。零中频接收器的另一个应用是用作中频-零中频混合接收器拓扑结构的第二级。通过采用由DSP实现的动态非线性DC纠错算法,零中频拓扑结构还可应用于高性能应用系统,如GSM和数字增强型无绳电话(DECT)中。

  近年来,高性能要求的应用中也引入了新的接收器拓扑结构,如准中频(quasi-IF)或宽带中频接收器,以及低中频接收器。宽带中频接收器首先对中频频率进行正交下变频,接着再对基带进行正交下变频。信道选择则由中频频率处的第二级本地振荡器实现,这样有利于第一级本地振荡器保持固定的频率。然而,必须注意第一级正交下变频器的精度,因为任何相位误差都将导致镜像信号的抑制能力下降,这时就必须利用高频滤波器提高镜像信号抑制。此外,还需要较高的中频频率,以使中频频率与整个频带的比例足够高。否则,第二级VCO的可调节能力就必须非常大。另一方面,混频器第一级也不可能是真正的下变频混频器,因为下变频混频器仍然需要宽带输出带宽,而这正是产生系统噪声的一个缺点。另外,多级拓扑结构本身将产生更大的功耗。

  顾名思义,低中频接收器将天线频率直接下变频为较低的中频,即在若干100kHz的频率范围内。下变频采用正交方式,而镜像信号抑制通常在下变频之后,在DSP中以较低的频率完成 。因此,低中频与零中频接收器紧密相关,低中频可完全集成并采用单级直接下变频,不需要高频镜像信号抑制滤波器。低中频和零中频两者的主要差别在于:低中频不用基带处理,因此完全不受寄生基带信号的影响,这样就克服了零中频接收器的主要缺点;零中频的缺点在于镜像信号完全不同于低中频接收器拓扑结构中的期望信号,但通过慎重选择中频频率,就足以利用带有低信号电平的邻近信道进行镜像信号抑制,可以达到3°的相位精度。

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