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采用标准CMOS工艺设计RF集成电路的策略

2011-03-16 10:37
Timeless落尘
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  完全集成的CMOS下变频器

  倍频器中最常用的一种拓扑结构就是带有交叉联结可变跨导差动级的倍频器。在CMOS工艺中,采用该拓扑结构及其相关结构,例如基于平方律的拓扑,只适用于高频系统。为避免产生畸变问题,拓扑结构必须具有较大的VGS-VT值或较大的源极衰减阻抗,但这将产生更大的功耗并引发噪声问题。可以通过在线性区域中,将带MOS晶体管的伪差分拓扑结构取代底端差分对结构来避免这一问题。CMOS下变频处理中经常用到对开关电容放大器进行二次采样的技术。在这里,MOS晶体管用作带有高输入带宽的开关,期望信号就通过这些开关进行通信。通过采用二次采样可以用较低频率的运算放大器实现这些结构。与中频频率相比,开关和开关电容电路的工作频率要低很多。此外,时钟抖动必须非常低,这样高频信号才能以足够高的精度进行采样。二次采样的缺点是,在采样频率处倍频器上的所有信号和噪声将与期望信号发生交迭。因此,有必要将高质量的高频滤波器与开关电容二次采样拓扑结构结合使用。

  图2显示了以0.7微米CMOS工艺实现的完全集成正交下变频器的方框图。该变频器采用新开发的双正交结构,可以得到极高的正交精度,在很大的通频带中具有小于0.3°的相位精度,并不需要任何外部器件,也不需要对器件进行调整。应用于下变频器的拓扑结构建立在线性区域的NMOS晶体管基础之上。由于下变频器与虚地上的电容相结合,因而只需要低频率的运算放大器。在线性区域中采用MOS晶体管,能使RF和LO输入的线性度得到很大的提高,混频器的输入IP3将超过+45dBm。RF和LO输入的高线性度将有助于混频器处理非常高的IMFDR3电平,这样就不再需要任何高频滤波器。

  合成器

  本地振荡器负责在上变频和下变频器中进行正确的频率选择。由于目前的无线通信系统必须尽可能高效地利用频谱,因此信道总是排列得非常紧密。接收信道的期望信号电平可能非常小,而相邻的信道则可能具有非常大的信号电平,因此LO信号的相位噪声指标将非常高,因而频率合成器的设计非常关键。

  同时,移动通信还要求器件的功耗低、成本低和重量轻。完全集成的合成器将能满足这些要求,而完全集成意味着采用标准的CMOS技术,并无需增加任何外部器件或工艺流程。通常,LO通过如图3所示的锁相环实现。其中压控振荡器和双模数预分频器(DMP)的设计必须满足严格的指标。

  在以亚微米CMOS技术实现GHz VCO过程中,可有两种选择方案:环形振荡器或基于LC振荡回路谐振频率的振荡器。在该LC振荡回路中的电感器可以用有源电感或无源电感方式实现。研究表明,环形振荡器和有源LC振荡器的相位噪声与功耗成反比:

  

  因此,对于低功率、低相位噪声的VCO,唯一的可行解决方案就是带无源电感的LC振荡器。在此条件下,相位噪声将与功耗成正比:

  

  该振荡器唯一的缺点就是集成的无源电感。等式(2)表明,对于较低的相位噪声,即LC环路的等效串联阻抗R必须尽可能小。较低的阻抗也意味着较低的电路损耗,只需较低的功率即可补偿这些损耗。在大多数技术中,电容可以轻易获得,但由于阻抗R通常由电感的串联阻抗决定,因此电感的设计就尤为重要。电感的设计目前存在3种解决方案。

  硅基底上的螺旋电感通常要承担由于基底而产生的大量损耗,这限制了可获取的Q值大小。最近,新开发的技术在后处理过程中能将螺旋线圈之下的基底蚀刻掉。但是,由于在IC的正常工艺之后需要引入额外的蚀刻过程,该技术并不适用于大规模生产。

  为满足极低的相位噪声要求,需要对邦定线电感进行深入研究。由于邦定线的寄生感应系数约为1nH/mm,且串联阻抗极低,因此可以得到Q值很高的电感。IC技术总离不开邦定线,因此邦定线完全可被视为标准的CMOS技术的一部分。由4条接合线形成两个电感可与增强的LC振荡回路一起,实现噪声和功率的有效折衷。对于1.8GHz的载波,当频率偏移量为200kHz时,测量的相位噪声可低至-115dBc/Hz。在电源电压为3V时,功耗仅为24mW。但是,由于这种实现方案的性能并不能满足批量生产要求,因此业界很少采用这种解决方案。

  最佳的解决方案是不做任何调整,直接在标准硅基底上采用螺旋线圈。当采用双极工艺实现时,将不会产生基底损耗,因为这种实现方法中,基底通常具有很高的阻值。大多数亚微米CMOS技术均采用高度掺杂的基底,因而基底具有很大的感应电流,这是导致高损耗的根源。通过有限元仿真研究这些低阻值基底的作用效果,这种分析在螺旋电感LC振荡器应用中,有助于得到优化的线圈设计。这种方案只有两层金属层可用,基底采用了高度掺杂工艺,产生的功耗仅为6mW,对于1.8GHz的载波,当频率偏移量为600kHz时,可获得-116dBc/Hz的相位噪声。

  为设计高速双模数预分频器,目前业界已经开发出了可基于M/S触发器主输出和从输出之间90°的相位关系的新架构。该架构如图5所示。采用该架构,在24mW功耗和一个3V电源条件下,可以得到1.75GHz的输入频率,甚至还可以利用5V的电源得到2.5GHz的输入频率。

  完全集成的VCO和双模数预分频器无需调整或后处理,即可在标准的CMOS工艺上集成完整的LO合成器,并符合现代通信规范。

  RF CMOS上变频器

  到目前为止,公开发表的文章中提及的大多是CMOS下变频混频器。直到最近,业界才提出了CMOS上变频器。在传统的双极收发器实现中,上变频和下变频混频器通常采用相同的四象限拓扑结构。但上变频和下变频器之间也存在一些本质的区别,通过研究这些区别可以优化专用混频器拓扑结构。

  在下变频器拓扑结构中,两条输入信号都是高频信号,如GSM系统中的900MHz信号。而对于低中频或零中频接收器系统,输出信号则是最大为若干兆赫兹的低频信号。

  上行变频混频器的设计则完全不同,高频本地振荡器和低频基带(BB)输入信号经过相乘,形成高频输出信号。所有这些进一步的信号处理必须在高频下进行,但当采用当前的深亚微米CMOS工艺时将相当困难,并将消耗很大的功率。此外,所有噪声信号,如交调分量和LO泄漏信号都必须低于期望信号电平,例如低于-30 dB的信号电平。

  很多已公开CMOS的混频器拓扑结构均基于传统的具有交叉联结差动调节级的可变跨导倍频器。由于传统的双极??叉联结差动调节级又基于双极性晶体管的线性跨导(translinear)特性构建,因此与之相对应的MOS器件只能在调制器或开关模式下有效地使用。较大的LO信号必须用来获得门限,这将导致极大的LO馈通(feedthrough)。在CMOS下变频器中,这已经成为一个难题。例如,对于-30dBm的馈通信号,LO输出信号的电平为-23dBm,这表明抑制的信号电平仅为-7dB。这将导致直接上变频拓扑结构出现非常严重的问题,而且通过对LO信号进行方波调制,第三阶谐波将具有30%的信号功率。噪声信号将只能通过附加的外部输出滤波器进行滤波。

  上述问题可以通过在CMOS中对偏离线性区域的MOS混合晶体管中的电流进行线性调制加以解决。对于栅极电压V1+vin1、漏电压V2+vin2/2以及源电压V2-vin2/2,通过晶体管的电流可由下式计算:

  

  当LO信号连接到栅极,基带信号连接到vin2时,由于等式(3)的第一项,电流将包含LO附近的频率分量;根据等式3第二项可知,电流还包含基带信号分量。根据上面的原理,可以得到采用标准CMOS技术的 1GHz上变频器。

  所有不期望的测量信号均低于-30dBc。如果采用500Ω的片上负载,那么对于0dBm的LO信号就可实现-10dB转换增益。然而,传统的RF构件内联采用了50Ω的特性阻抗,这意味着CMOS发送器功能需要额外的功率预放大器,以得到外部高效率功率放大器组件的输入阻抗。对于现有的亚微米技术而言,预放大器构件仍是一个严重问题。用以实现900MHz完全集成收发器的典型双极性技术具有20GHz的截止频率。由于目前在高频应用中采用的亚微米技术具有较低的gm/I比率,因此CMOS预放大器的功耗将比双极性技术高至少20倍。然而,得益于CMOS技术的快速下行缩放,现有的CMOS构件实现表明,带有可接受功耗的整体CMOS收发器完全适用于极深亚微米CMOS。

  本文结论

  几个深亚微米技术研究组正致力于研究在RF电路实现CMOS技术的可能性。尤其是在新的接收器拓扑结构(如宽带中频和低中频拓扑结构)开发中,该技术与高线性下变频器相结合,无需添加外部滤波器或其它器件,就能为完全集成的下变频器开发铺平道路。

  然而,由于现有亚微米技术的适中速度性能,必须设计出低噪声低功耗的电路。只要短信道效应不限制线性度和互调性能,深亚微米技术的发展将有助于实现这些目标。

  性能低相位噪声、低功耗、完全集成的VCO电路已出现在CMOS中。虽然开始时遇到一些困难,但后处理技术通过将电感用作接合线,推动了标准CMOS技术的应用。现在,甚至已经出现了带有优化的集成螺旋电感的低相位噪声性能标准CMOS技术,而且无需任何后处理或对外部器件进行调整。这推动了完全集成的收发器电路的发展。

  然而,由于通信系统通常是双向系统,因而也需要发送器电路。直到最近,具有适中输出功率的CMOS上行转换器才出现在公开发表的文章中。同样得益于深亚微米技术的发展,今后将有望实现具有可接受功耗的完全集成CMOS发送器电路。这推动了采用标准CMOS技术的完全集成收发器电路的发展。

  作者:

  Michiel Steyaert

  M.Borremans,

  Katholieke大学

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