侵权投诉
当前位置:

OFweek电子工程网

IC设计

正文

Cadence携手TSMC开发3D IC设计基础架构

导读: Cadence 3D IC技术可帮助设计应用于TSMC最近刚推出的CoWoS工艺上的器件。CoWoS是一种综合的工艺技术,将多个芯片绑定于单个设备中以降低功耗,提高系统性能并减小尺寸。

  全球电子设计创新企业Cadence设计系统公司日前宣布其与TSMC在3D IC设计基础架构开发方面的合作。

  3D IC需要不同芯片与硅载体的协同设计、分析与验证。TSMC和Cadence的团队来自不同的产品领域,共同合作设计并集成必要的功能支持这款新型设计,实现TSMC首个异质CoWoS(Chip-on-Wafer-on-Substrate)媒介的测试芯片的流片。

  Cadence 3D IC技术可用于数字、定制设计与封装环境之间的多芯片协同设计,在芯片和硅载体上采用硅通孔技术(TSV),并支持微凸块排列、布置、布线与可测性设计。它包含关键的3D IC设计IP,比如Wide IO控制器与PHY以支持Wide IO存储器。测试模块是使用Cadence Encounter RTL-to-GDSII流程、Virtuoso定制/模拟流程以及Allegro系统级封装解决方案生成。

  “在2012年3D IC正成为实用芯片设计的一种可靠选项,”Cadence战略联盟主管John Murphy说,“10年来,Cadence一直在投资于SiP(系统级封装)和3D IC设计功能。如今我们终于可以与设计师们分享这些技术,将这种用途广泛的技术投入市场。”

  Cadence 3D IC技术可帮助设计应用于TSMC最近刚推出的CoWoS工艺上的器件。CoWoS是一种综合的工艺技术,将多个芯片绑定于单个设备中以降低功耗,提高系统性能并减小尺寸。

声明: 本文由入驻OFweek公众平台的作者撰写,观点仅代表作者本人,不代表OFweek立场。如有侵权或其他问题,请联系举报。

我来说两句

(共0条评论,0人参与)

请输入评论内容...

请输入评论/评论长度6~500个字

您提交的评论过于频繁,请输入验证码继续

暂无评论

暂无评论

文章纠错
x
*文字标题:
*纠错内容:
联系邮箱:
*验 证 码:

粤公网安备 44030502002758号