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Synopsys公司推出DesignWare ARC HS处理器

2013-11-18 13:56
路过的码农
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  为加速芯片和电子系统创新而提供软件、知识产权(IP)及服务的全球性领先供应商新思科技公司日前宣布:其全新DesignWare® ARC® HS处理器系列的首批产品现已开始供货。该批32位ARC HS34和HS36处理器是迄今为止性能最高的ARC处理器内核,在采用典型的28纳米(nm)硅工艺时,可提供高达2.2GHz 的速度和1.9 DMIPS/MHz的性能。新的HS处理器专门针对在完成高速数据和信号处理任务时的功率效率(DMIPS/mW)和面积效率(DMIPS/mm2)进行了优化。这种优化使它们非常适合于系统级芯片(SoC)中的嵌入式以及深度嵌入式处理器,这些SoC可用于诸如固态硬盘、连网设备、汽车控制器、媒体播放器、数字电视、机顶盒和家庭联网产品等。

  “为了跟上数字电视市场中不断演讲的市场需求,我们的设计团队一直都承受着以更低的功耗和成本点来提供更高性能的压力,” Abilis Systems公司首席执行官Yves Mathys说道:“Synopsys的ARC HS处理器将使我们能够在自己的嵌入式设计中,将高性能和低功耗提升到一个新的水平,同时显著地缩小芯片面积。通过充分利用ARC的硬件和软件开发工具以及第三方的支持,也将帮助我们使设计计划步入正轨,这对我们推出新的数字媒体产品至关重要。”

  可扩展的性能

  新的ARC HS处理器系列采用下一代ARCv2指令集架构(ISA),它支持在非常微小的硅面积上以超低功耗来实现高性能的嵌入式和深度嵌入式设计。在采用典型的28纳米工艺来生产时,HS内核在小到0.15mm2的面积上,仅消耗低至0.025mW/MHz的功率。这些内核都带有一个高速的10级流水线处理,它支持乱序执行、最低的闲置处理器周期和最大化的指令吞吐量。

  精密的分支预测和后段的ALU提高了指令处理的效率。为了加快数学函数的执行,ARC HS处理器为设计师提供了用以实现一个硬件整数除法、用于64位乘法的指令、累加乘法器(MAC)、向量加法和向量减法的可选项,以及一个可配置的、兼容IEEE754的浮点单元(单精度或者双精度或者两者同时)。与上一代ARC内核相比,这些基于ARCv2内核的代码密度提高了18%,同时降低了存储器的需求。HS处理器支持紧耦合的存储器以及指令和数据高速缓存(只限HS36),并带有可加速数据传输的全新64位负载加倍/存储加倍和非一致性内存访问功能。可选择的纠错码(ECC)硬件可针对需要更高内存可靠性和保护级别的应用在处理器中为所有的存储器提供。

  “当功率和晶体管预算都不是问题的时候,面向高性能设计处理器并不是难事。更大的困难在于设计既是小型化又要高效的处理器,不仅要为今天提供足够的性能,又要为将来的增长留有额外的余量,”Linley Group公司的首席分析师Linley Gwennap说道:“为了优化其面向嵌入式应用的ARC HS内核,Synopsys公司采用了一种更直接的方法,即通过采用一种异常灵活的CPU,在使用更少的晶体管以及更低功耗的同时提供高处理流量,而SoC设计师可以对该CPU实施多样化的定制。其强劲的功率效率和低成本硅面积占用将吸引许多嵌入式系统开发人员。”

  可配置性和可扩展性

  高度可配置的ARC HS处理器允许设计师去定制其SoC上内核的每个实例,以实现性能、功耗和面积的最佳平衡。用户可以定义到处理器流水线的指令扩展,因而支持对其自己的专有硬件加速器的集成,从而极大地提高了针对特定应用的性能,同时降低功耗和所需内存的数量。原生的ARM®AMBA®AXI™和AHB™标准接口可针对32位或64位事务进行配置,以优化系统的流通量。CPU在同一个周期内可直接访问系统级芯片(SoC)外设,从而将系统级延迟降到最低并实现最大化的硬件集成。HS34和H36内核通过整合功能来同时优化处理器和系统的性能效率,使设计人员能够创造出更大的产品差异化,同时降低成本。

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