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消除影响JESD204B链路传输的因素

2014-10-18 09:31
冷血の爱
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  JESD204B串行数据链路接口针对支持更高速转换器不断增长的带宽需求而开发。作为第三代标准,它提供更高的通道速率最大值(每通道高达12.5 Gbps),支持确定延迟和谐波帧时钟。此外,得益于转换器性能的提升--这些转换器兼容开放市场FPGA解决方案,并且可扩展--现已能轻松传输大量待处理的数据。

  FPGA供应商已讨论了许多年有关千兆串行/解串(SERDES)接口的话题,虽然过去大部分模数转换器(ADC)和数模转换器(DAC)并未配备这类高速串行接口。FPGA和转换器不与任何通用标准接口,无法利用SERDES的高带宽。JESD204B兼容型转换器能够解决这个问题,而人们针对这种新功能提出了一些问题。

  什么是8b/10b编码,为什么JESD204B接口需使用这种编码?

  无法确保差分通道上的直流平衡信号不受随机非编码串行数据干扰,因为很有可能会传输大量相反的1或0数据。通过串行链路传输的随机数据还可能长时间无活动状态,并在相对较长的时间内为全1或全0。

  发生这种情况时,未编码串行数据流的直流平衡被隔离,产生两种极端情况中的一种。此时,若链路上再次传输有效数据,则很有可能发生位错误,因为线路重新开始偏置。另外,一个长期的问题是电子迁移,因为相对差分对的另一侧,会保持一侧的差分直流电压。为了克服这些问题,通常在差分串行数据流中(包括JESD204B)采用8b/10b编码方案。

  8b/10b编码采用10个数据位,通过查找表方式从源端发送器发送8位初始信息。这种方式具有25%的固有开销(10b/8b= 1.25),效率较低。此外,编码允许每个10位符号传输至少3位(但不超过8位)数据。这样可确保接收器有足够的转换数据来恢复内嵌的时钟信息,而无论底层数据的动态活动状态如何。

  使用8b/10b编码时,串行数据流中二进制0和1之间的偏差保持在±1以内,因此信号长期保持直流平衡。然后,必须在接收器端的数据流上执行10位到8位的反向解码,才能利用反向查找表恢复原始数据。更为高效的64b/66b编码工作原理与此相似,但开销仅为3.125%.这种方式更为先进,可能会用于未来的JESD204发布版中。

  我为转换器分配的JESD204B通道在系统板上无法顺利路由至FPGA.交叉对太多,非常容易受串扰影响。能否重新映射JESD204B的通道分配,改善布局?

  虽然转换器的JESD204B串行通道可能由数字、字母或其他术语指定其完整链路的特定关系,但这种关系并非一定要保持固定不变。规范允许在初始配置数据中重新映射分配关系,只要每个通道和器件都有独特的识别号即可。链路配置数据包含器件和通道识别号,可识别其操作。利用该信息,通过纵横式多路复用器,多通道发送器就可方便地重新分配任何数字逻辑串行数据至任何物理输出通道。

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