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钟摆式升级变三年一循环 Intel陷入架构、制程双重危机?

2017-01-17 01:15
老猫
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半导体工艺的“魔术数字”

根据以上的介绍可以知道,工艺节点只是最小线宽,无法作为单一参数衡量半导体集成度。我们还需要比较栅极、鳍的间距,以此衡量晶体密度。

14纳米FinFET工艺下,三星栅极、鳍的间距为84/78纳米、78纳米,大于Intel的70纳米、64纳米;10FinFET纳米工艺下,三星栅极间距为64纳米,大于Intel的54纳米。

Intel虽然工艺制程听起来一般,但具有令人惊讶的密度优势。台积电、三星的工艺数字都经过不同程度的“美化”,甚至传言联发科内部有一套换算方式:台积电的16纳米等于英特尔的20纳米,这里不做考证了。

根据一份泄露的三星半导体路线规划,10纳米FinFET共有3代,其中10LPE、10LPP的性能相比14LPP进步10%、20%。三星对外宣称的27%性能提升可能是最终的10LPU。Intel的10纳米工艺迭代更新三次,但栅极间距、晶体管密度要好过三星和台积电。

不过Intel时间上落后半年,喜忧参半。因为10纳米对于任何一家都是全新尝试,不仅仅涉及CPU 体质问题,直接影响到良率,三星和台积电赶工面临的问题可能要更加严峻。

来自Intel的反击

在IDF2016(Intel Developer Forum)上,Intel宣布与ARM达成了新的授权协议,未来将可能代工ARM架构芯片,无疑对三星和台积电的业务造成潜在的冲击。

同样是10纳米制程,迟到的Intel确实更厉害些。不过迟到毕竟是迟到,曾经Intel巨大的领先优势正被三星和台积电慢慢赶上,牙膏厂也要加把劲了。

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