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半导体新制程节点定位命名谁说的算数?

2017-04-13 09:37
人在旅途20
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半导体制程节点名称出现前所未有的“增生”情况,产业界需要一种优良的公用性能基准,才能对不同业者的半导体制程技术进行比较。

这段时间以来,晶圆代工业者纷纷将他们自己的最新制程节点以自己想要的市场定位来命名,并非依据任何透明化的性能基准,而现在该是时候阻止这种“欺骗”行为。

英特尔(Intel)最近提出了一种简单、但在某种程度上有点“自私自利”的电晶体密度量测标准,其他晶圆代工竞争对手则以“震耳欲聋的沉默”回应;笔者猜测,这是因为英特尔的电晶体密度确实具备领先水准,而这是其他竞争者不愿意承认的。

最近英特尔决定公开10纳米制程包括鳍片(fin)间距、高度与最小金属/逻辑闸间距等量测数据;虽然该节点还未开始量产,但这个行为值得称赞。上述量测数据是所有的晶圆代工厂在首度发表一个新制程节点时,应该要提供的基本细节。

不过,从这类量测数据与电晶体密度衍生出的资讯无法窥得制程性能之全貌──如果无法让电晶体支援明显更高的速度或更低的功耗,无论它们密度有多高都没用。

时间倒回2009年,当时ARM的技术长Mike Muller创造了“暗矽(dark silicon)”这个新名词,表示根据他的观察,工程师们正往裸晶上纳入更多电晶体,但缺乏能让众多电晶体开启的电源预算(power budget)。

英特尔的电晶体密度量测还有进步的空间,因为缺乏相关联的性能/功率方程式,还是无法让人纵览全局;在过去几年,产业界已经采纳了用PPA指标──性能(performance)、功耗(power)与面积(area)──来量测半导体制程节点。

对此产业顾问机构International Business Strategies (IBS)建议,以“有效逻辑闸(effective gates)”做为量测基准;该机构执行长Handel Jones解释,有效逻辑闸就是计算可用的逻辑闸数(英特尔的量测包含此项),还有逻辑闸利用率与良率。

但他也指出,虽然可用逻辑闸数对量测制程性能有帮助,仍只能显现“冰山的一角”,其中的困难在于:“厂商对于良率资讯非常保密,除非是单闸成本(cost per gate);但良率是非常关键的量测指标,会受到缺陷率(D0)以及参数性/系统性(parametric/ systemic)良率影响。”还关系到客户会花多长的时间拿到芯片。

针对英特尔提出的制程量测基准,有几位读者提供了他们的看法;有一位读者呼吁以奈秒(nanoseconds)/mm2为单位的RC时间延迟做为基准:“如果我们使用每单位长度的电容与电阻。”另一位读者则认为,英特尔的量测基准并不实用,因为并没有包括标准单元轨(standard cell tracks)资讯。

还有读者表示,真正的量测应该是制程加上程式库共同运作的表现,以及各种设计类型的性能标准:“我会想知道在实际的合成设计,像是大型ARM核心或x86核心SoC,在相同的时脉速率下,英特尔的程式库/制程,与ARM/台积电(TSMC)程式库/制程的比较。”

有多位读者都同意,最终每个节点的性能表现,还是得在以该制程生产的芯片销售到市场上之后才能被实际检验;他们也观察到台积电与三星(Samsung)今年准备量产他们称为7纳米的制程,而英特尔则是量产该公司称为10纳米的制程。

资深市场分析师Linley Gwennap表示,英特尔的电晶体密度量测应该要与SRAM单元尺寸综合,才能显示完整的SoC尺寸全貌,特别是包含大量记忆体的处理器;他也呼吁晶圆代工业者应该提供有关他们制程节点的更多资料。

IBS建议芯片设计业者在选择制程时考量此表格中的量测基准(来源:IBS)

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