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7nm之后 半导体行业的荣光将由谁守护?

2017-07-25 10:08
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重点关注新材料和数量

因此,简单地降低尺寸已经不再有效了。一种方法不能解决所有问题,即使在一些可以应用同样方法的地方,企业也必须根据终端市场、供应链甚至特定代工厂工艺的 IP 可用性进行权衡。简单来说,解决这些问题不再是对过去方法的线性扩展,而且显然越来越强调使用新的材料来解决问题,即新的化学方法,有些涉及到自由基、不同的元素或元素组合,有些需要使用热、冷、压力或真空等一系列步骤来开发。

比如说,新的工具和材料类型可以解决边缘放置错误(EPE)问题。EPE 基本上就是指想要得到的 IC 布局和实际印刷结果之间的差异。

“你可以使用材料来解决边缘放置问题,”Applied Materials 蚀刻和图案化策略副总裁 Uday Mitra 说,“它成本效益更好,且允许更激进的扩展,这反过来又能带来更宽松的设计规则。材料也比光刻便宜,所以你不必为所有一切都使用 EUV。”

除了材料之外,该行业也正受益于原子层蚀刻(ALE)的兴起。和通过连续的方式移除材料的传统蚀刻工具不同,ALE 有望在原子尺度上选择性地和准确地移除目标材料。

“改善单位晶体管成本的唯一方法是与材料创新一起,”Mitra 说,“所以即使当掩模没有对准时,你也可以选择性地蚀刻掉仅仅一部分材料。这样你就不必担心边缘放置,用于放置问题的材料可以继续扩展,而不会造成产出问题。”

这是一种方法。另一种方法是计算建模(computational modeling),而且这两种方法并不相互排斥。从设计的前端的迹象来看,芯片制造商和代工厂的工作需要比过去远远更多的工具。比如,在验证方面,需要使用多种类型的加速硬件来提升可靠性。而在制造方面,大部分先进设备都在前沿节点上。为了应对世界各地日益增长的数量,销量预计将保持稳健,半导体行业应该会更加严肃地对待不同的方法,而不只是缩小器件尺寸。

材料是这一思想的一个重要延展。德国 Merck 的业务领域半导体封装解决方案负责人 Benedikt Ernst 说定向自组装(DSA)技术正在取得进展,可作为 EUV 的辅助技术。这两种技术都严重依赖于新材料。

DSA 也已经得到了先进节点扩展领域从业者的兴趣,可被用作一种减少线边缘粗糙度(LER)的方法。Coventor 首席技术官 David Fried 说,LER 一直以来都是一个问题,但在 7nm 和 5nm 节点,这个问题变得更加糟糕,因为图案的尺寸正开始接近 LER 的尺寸。

“你实际上可以通过定向自组装改善图案,”Fried 说,“还将有沉积、蚀刻和清洁技术,可以用于在图案化流程和整体集成流程中改善图案粗糙度。”

其他人则在使用所谓的平滑化(smoothing)技术来解决 LER。这是通过使用 ALE 对图案的粗糙边缘或孔进行平滑或修补来完成的。

图 2:线边缘粗糙度,来自 NIST

新结构和新方法

“目标是获得可用的增长空间并加以利用,”Teklatech CEO Tobias Bjerregaard 说,“我们必须使设计工作更简单轻松。随着功率密度上升,我们看到时序和可布线性的问题也越来越多。可布线性和功率使得我们难以修复时序,而在最先进的节点上,这个情况更糟糕。”

这也是 Imec 和 Leti 等研究机构以及台积电、英特尔 Custom Foundry和三星 Foundry 等的绘图板上有如此之多的新型晶体管的原因之一。其中有的是纳米片(nanosheet),有的是垂直和水平的纳米线(nanowire)。到目前为止,我们还不能确定哪些会取得成功。

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