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Mentor Tessent Connect 自动化降低 IC 测试执行成本并加快产品上市时间

2019-11-20 15:05
Mentor
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· Tessent Connect 帮助 eSilicon 大幅加快下一代 ASIC 的 IC 测试周期

西门子旗下业务Mentor今日宣布推出Tessent Connect — 一种创新的可测试性设计 (DFT) 自动化方法,可提供意图驱动的分层测试实现。与传统的 DFT 方法相比,该方法可帮助 IC 设计团队以更少的资源实现更快的制造测试质量目标。作为 Tessent Connect 首次展示的一部分,Mentor 今天还发布了 Tessent Connect Quickstart 程序,该程序提供了来自 Mentor 应用和咨询服务工程师的详细流程评估。

如今,通过集成专用的片上架构(例如嵌入式压缩、内置自测试和 IEEE 1687 IJTAG 网络),先进的 IC 设计可以在制造测试和系统内测试方面达到极高的缺陷覆盖率。随着 IC 设计规模不断增长且越来越多片上 IP 被集成,工程师对层次化 DFT 方法的采用也在持续增加。这种方法将传统 DFT 流程分解成更小、更便于管理的要素。但是,改造现有流程和自动化来使用层次化组件和技术通常会带来一系列新问题,例如耗时、昂贵且效率低下等等。

Mentor 的 Tessent Connect 自动化方法完全为支持层次化 DFT而设计,有助于消除这些设计效率低下的情况。借助 Tessent Connect,IC 设计人员能够以更高级抽象的方式与 Tessent 软件设计工具进行交互,这种方式描述的是预期结果而不是分步指令。这种基于抽象的方法的优点包括:实现跨不同 DFT 团队的无缝协作;即插即用的 IC 元件复用;大幅缩短周转时间;实现很多耗时的设置、连接和模式生成任务的自动化。

eSilicon 通过 Tessent Connect 加快了产品上市时间

作为一家 FinFET 专用集成电路 (ASIC)、市场专用 IP 平台和先进 2.5D 封装解决方案的领先提供商,eSilicon 是 Tessent Connect 的早期采用者之一。近期,eSilicon 利用 Tessent Connect 的高级自动化功能在使能针对高度复杂的下一代 ASIC 的系统级 DFT 测试和调试功能的同时,改善了 IC DFT 的实现成本。

“eSilicon 使用 Tessent Connect 来帮助完成我们紧迫的生产计划并制造出业界领先的 IC,例如基于 eSilicon 的 neuASIC 7nm 平台的机器学习 IC,”eSilicon 的 DFT 设计服务总监 Joseph Reynick表示,“设计复杂度不断增加,我们的系统/OEM 客户的需求也随之增长,他们不仅要求高质量的 IC 制造测试,还需要有效的系统内测试和功能调试能力。如今的 2.5D/3D 设备很复杂,直到我们的芯片在客户系统中完整运行(包括 DFT 和 IP 测试),我们才能批量供货。如果没有 Tessent DFT 产品组合以及 Tessent Connect 自动化带来的效率提升,我们很难应对这些挑战。”

新的 Tessent Connect Quickstart 可节省更多成本和时间

作为Tessent Connect 发布的一部分,Mentor 全新的 Tessent Connect Quickstart 程序可提供针对性的专业见解和服务,帮助 IC 设计团队在使用 Tessent Connect 时全面优化和自动化其 DFT 流程。

“随着设计规模的增长和质量要求的日趋严格,我们的客户也一直在寻求降低测试实现成本”, 西门子旗下业务Mentor 的Tessent产品系列副总裁兼总经理Brady Benware 表示,“Tessent Connect 和相应的 Quickstart 程序将帮助我们的客户实现 DFT 签核的加速和自动化。”

Mentor Graphics Corporation是西门子旗下业务,拥有世界领先的电子硬件和软件设计解决方案,致力于为全球最成功的电子、半导体和系统企业提供产品、咨询服务以及优质支持。公司总部位于俄勒冈州威尔森维尔市伯克曼西路8005号。

声明: 本文由入驻维科号的作者撰写,观点仅代表作者本人,不代表OFweek立场。如有侵权或其他问题,请联系举报。

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