芝能智芯出品

随着FinFET与GAA晶体管逐渐逼近物理与经济极限，传统依赖器件尺寸缩小的摩尔定律路径已难以维持性能、功耗与成本三者的同步优化。

CMOS 2.0应运而生，其核心理念不再聚焦单一器件水平的演进，而是通过晶圆级三维堆叠技术（Wafer-to-Wafer 3D Integration），在系统架构层面重塑集成方式。

该技术路径通过引入背面供电（BSPDN）、混合键合（Hybrid Bonding）、CFET、双面晶圆工艺等关键构件，打破传统SoC二维布局的结构瓶颈，实现逻辑、电源、内存、I/O等模块的异质分层协同集成。 

Part 1

 三维晶圆集成的关键技术支柱

CMOS 2.0的核心转变体现在集成思路的演化。它不再追求单颗晶体管尺寸的进一步缩小，而是在多个维度实现系统级密度的提升。特别是在晶圆级3D集成方面，多个关键工艺已构成CMOS 2.0的底层支撑。

● 背面供电（BSPDN）

传统CMOS供电线路存在路径长、电源网络拥挤、IR Drop过大等问题。BSPDN的引入，允许电源从晶圆背面直接供入，有效将电源路径与信号路径解耦。这样不仅释放了前端布线资源，也显著降低了供电噪声。

实现该结构需在晶圆减薄后完成背面刻蚀、金属沉积与互连结构的构建，形成完整的背面电源网络。此过程中涉及晶圆搬运、临时键合与双面工艺协调，技术门槛极高。

● 混合键合（Hybrid Bonding）

要实现不同晶圆间的高密度互连，微凸点（micro-bump）技术已难以满足现代SoC对带宽与功耗的需求。混合键合通过铜-铜原子层接触及氧化层介质键合技术，实现亚2μm间距、超低电阻的连接路径。

该技术既可以用于3D DRAM堆叠，也可支持逻辑层与缓存层、I/O层之间的紧耦合，已被用于HBM3、HBM4等高带宽内存方案中。

● CFET：垂直互补晶体管

当前GAA结构仍采用nFET与pFET并列布局，限制了标准单元压缩的极限。CFET通过将nFET堆叠在pFET之上，允许在相同版图面积中集成更高数量的器件，有效提升密度。

CFET的制造必须解决双通道栅极互不干扰、上下栅极对准、不同掺杂源极之间的绝缘问题。它代表了晶体管结构的深层次重构，是2nm以下节点的重要技术储备。

● 双面晶圆工艺

与其说这是“背面利用”，更准确地说是一次工艺空间的扩展。除了背面供电，晶圆背面还可以集成用于缓存、功率管理、感知模块等的附属电路，真正实现“正面做逻辑，背面做电源与辅助”，为AI、图形处理等高吞吐应用优化物理结构。

CMOS 2.0并不只是材料或工艺的创新，它意味着芯片架构、设计思维、EDA工具链与制造流程的全面升级。

传统SoC的设计重心在于二维布局优化，但在CMOS 2.0时代，设计需跨越层级、跨越结构考虑：

◎ 功能模块需按热敏度、供电稳定性、时延要求等划分层级；◎ 信号路径需避免跨层干扰，布线策略需三维同步；◎ EDA工具需新增对三维拓扑结构的识别、模拟与验证支持；◎ 封装接口不再是外围唯一I/O，芯片间通信路径可在硅内闭环。

这些要求催生了一种新的设计理念：System-on-Wafer（SoW），即将完整系统分层压缩在一片晶圆中完成，类似“大芯片+功能小岛”的异构布局。

Part 2

 制造生态和产业路径

制造生态方面，传统工艺中前道完成晶体管加工、后道完成金属布线的线性顺序，在 CMOS 2.0 中被混合键合、CFET、双面加工等技术打破，带来了一系列核心协同挑战，包括需同步控制两个或多个晶圆的热膨胀系数与翘曲度以防止键合缺陷，需实现 ±50nm 以内的极高精度套刻对准以确保跨层互连不短路。

良率不再取决于单层良率而是多个层级的交叉乘积且容错策略需重新构建，以及需在各层嵌入高精度测试点以支持 “层内良品率” 及 “堆叠前筛选” 策略，同时 Fab 流程也需从正面加工单元转变为多晶圆流转系统，设备配置、工艺窗口设定、产能瓶颈分析均面临挑战。

产业化路径上， CMOS 2.0 已在实验室或少量产品中部署，但距离规模化商用仍需跨越诸多门槛，比如量产设备中混合键合的对准与压合系统、双面晶圆搬运平台、超薄晶圆加工链尚未广泛部署。

EDA 生态在跨层级布线优化、热耦合时序分析、应力仿真等能力上仍处发展中且缺乏标准模型，产业在混合键合 pad 尺寸、CFET 接口结构、双面布局规范等方面尚未形成广泛共识导致标准不统一，不利于代工厂与设计端协同。

同时当前相关流程加工成本远高于单一 FinFET 路线，需通过量产规模与平台复用效应摊薄，不过，摩尔定律的性价比优势逐步衰减，而高性能计算与 AI 等对功耗密度的极致要求，正为 CMOS 2.0 技术创造新的商业窗口。

CMOS 2.0不是单纯的制程延续，而是对“集成”这一半导体核心命题的系统性重新回答。

从单颗晶体管的尺寸极限转向层级间的空间组织优化，它让“堆叠”成为新的性能杠杆，也让EDA、制造、封装、测试、验证的界限变得更加模糊。

未来的先进芯片设计将不再是“一个平面里的战斗”，而是多个层级、多个方向上的协同。只有具备全栈垂直整合能力、生态整合意志与大规模制造平台的玩家，才有机会在CMOS 2.0时代占据技术与商业的双重高地。

 小结

未来最重要的芯片架构师，不仅要懂设计，更要深谙制造流程、封装物理与热结构工程。CMOS 2.0不是终点，而是系统级半导体架构新时代的起点。

       原文标题 : CMOS 2.0所需要的关键技术与制造生态