CPLD
CPLD一般指复杂可编程逻辑器件。CPLD采用CMOS EPROM、EEPROM、快闪存储器和SRAM等编程技术，从而构成了高密度、高速度和低功耗的可编程逻辑器件。CPLD主要由逻辑块、可编程互连通道和I/O块三部分构成。CPLD中的逻辑块类似于一个小规模PLD，通常一个逻辑块包查看详情>含4～20个宏单元，每个宏单元一般由乘积项阵列、乘积项分配和可编程寄存器构成。每个宏单元有多种配置方式，各宏单元也可级联使用， 因此可实现较复杂组合逻辑和时序逻辑功能。对集成度较高的CPLD，通常还提供了带片内RAM/ROM的嵌入阵列块。
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基于ARM和CPLD的无线内窥系统设计
本文介绍无线内窥系统的系统结构，图像压缩标准JPEG-LS在ARM7平台上的实现，以及实现过程中所采用的调试方法、优化方法。
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