有关HDL编写的盲点

　　【异步信号输入State Machine，信号就迁移至Illegal State】

　　※现象

　　利用PDL设计State Machine时，如果未将State Machine的信号与Clock作同步直接连接的话，当Input信号的迁移接近Clock的有效Edge时，Input信号经常会迁移至Illegal State。例如根据List 9-1设计成图9-1的电路，图9-2就成为该电路的状态迁移图，在图9-2以State名称叙述值是程序编写器（Compiler）将Sta te Encoding转写的结果。上述设计由于两个Resistor都成为1的状态无法使用，因此该状态成为Illegal State。

　　※原因分析

　　图9-1的电路中具有复数个sw输入信号传输至Resistor的路径，各路径的传输延迟时间即使是极微小差异，Resistor的Set Up时间就会产生极大的不同。例如图9-1的电路，当sw信号为1 （H Level）时，假设某个Tinning的Clock的有效Ed ge可使上方的Resistor保持0，使下方的Resistor保持1，如此一来1会传输至上方的Resistor，0会传输至下方的Resistor，理论上在下个Clock的有效Edge ，Resistor会将该值Keep住，不过若在这之前如果sw信号变成0（L Level ），上方Register输入端子的信号会从1变成0，下方Resistor输入端子的信号则从0变成1，此时如果上方Resistor输入端子的信号变化，因Clock的有效Edge发生微小的延迟，则上方Resistor会维持1，使的上、下方的Resistor都变成1，这种现象称为「Illegal State」，直到sw信号回复成为1为止持续维持Illegal State状态。

　　※对策

　　上述现象是因为输入信号与Clock变化非常接近所造成，因此对策上必需使输入信号与Clock同步，其结果如List9-2所示。实际上这种现象并非祇有State Mac hine才会发生，一般而言同步电路都有可能发生相同问题，换句话在说同步电路中如何使输入信号与Clock同步化是同步设计的基本原则（Rule）。

　　【利用PLD制作One Shot Timer的输出，在PLD内部再利用时发生Tinning偏差】

　　※ 现象

　　List10-1是将电阻与电容器连接于PLD的外部，作成One Shot Timer时，利用ABEL编写的程序部份摘要，图10-1是根据该程序合成的电路。该电路可以检测CLK端子的站立Edge，再输出一定时间的脉冲，由于CLK端子的站立，D Flip F lop的输出变成H Level，如此一来由于CR端子变成高阻抗（High Impedance），因此电容器通过电阻进行充电，当电容的电位上升后D Flip Flop的ACLR成为Active，D Flip Flop被Reset输出Q成为H Level，R端子也成为H Level，电容器（Capacitor）开始放电。虽然电路单独状态时的动作都很正常，不过该电路的Output信号在内部再使用时就发生困扰（Trouble）。PLD的Macro cell的Output信号经常会在内部再度被使用时，而实际上到底使用多少的Product Term，若不详阅程序编写器（Compiler）的Report根本无法清楚掌握重点。正因如此上述Trouble是因为再度使用Output信号的各电路，针对Output信号动作的Tinning产生偏差所造成。

　　※原因分析

　　10-1是根据程序编写器（Compiler）合成的复数电路，是造成上述Trouble主要原因，具体而言由于Source Code并非叙述单一程序，而且还将Output信号应用于复数电路，再将这些电路跨越其它逻辑Block，最后当然会形成如图10-1所示的复数电路。由于CR端子祇有一个，与外部连接的电阻与电容也都祇有一个，也就是说CR端子的Feed Back必需与复数个D Flip Flop的ACLR连接，CR端子的电压是属于缓慢变化的信号，因此被各D Flip Flop Reset的Tinning就产生差异。

　　※对策

　　最简单的对策就是不将Out信号当作Feed Back应用于内部，在外部与其它Input Pin连接，如此一来Out put信号祇对外部输出，进而形成一个合成电路。