台积电采用Cadence方案制作Finfet10纳米芯片
2015-09-17 17:38
来源：
OFweek电子工程网
台积电（TSMC）依据Cadence提供的工具制定了10纳米芯片定制设计参照流程，他们正致力于首次将10纳米FinFet芯片推向商用。
TSMC
10纳米芯片设计的重要要素包括：设计FinFET器件阵列、避免密度梯度的影响和处理多模式设计。
该工具必须能够提取和分析实时寄生效应和设计实施过程中的电磁违规现象。
Cadence数字设计实现、定制/模拟和签收工具已获得台积电公司10纳米V0.9设计参考手册认证，预计将于2015年第四季度完成V1.0认证。
其目的是设计首款10纳米芯片，用于智能手机和平板电脑应用处理器和高端服务器。
流程中使用的Cadence工具包括：Virtuoso定制设计平台、Spectre仿真平台、物理验证签收系统、Innovus、Quantus寄生参数提取方案、Tempus 时序签收解决方案。Cadence资深副总裁兼首席策略官徐季平博士表示：“我们正积极与客户合作设计10纳米芯片，我们胜券在握。”台积电设计架构市场部高级总监李硕表示：“在产品投入市场时，数字与定制设计的参照流程，可以让客户减少迭代并提升可预测能力。” （Silvia译 文章来源：Electronics Weekly）
分享
声明：
本网站所刊载信息，不代表OFweek观点。刊用本站稿件，务经书面授权。未经授权禁止转载、摘编、复制、翻译及建立镜像，违者将依法追究法律责任。
图片新闻
最新活动更多
-
即日-11.13立即报名>>> 【在线会议】多物理场仿真助跑新能源汽车
-
11月28日立即报名>>> 2024工程师系列—工业电子技术在线会议
-
11月29日立即预约>> 【上海线下】设计，易如反掌—Creo 11发布巡展
-
11月30日立即试用>> 【有奖试用】爱德克IDEC-九大王牌安全产品
-
12月19日立即报名>> 【线下会议】OFweek 2024（第九届）物联网产业大会
-
即日-12.26火热报名中>> OFweek2024中国智造CIO在线峰会
发表评论
请输入评论内容...
请输入评论/评论长度6~500个字
暂无评论
暂无评论