侵权投诉
订阅
纠错
加入自媒体

台积电释放十大信号,对EDA、IP、IC设计和半导体设备商将产生怎样的影响?

2018-10-11 09:26
来源: 与非网

(6)N7和N7+的状态

从N7节点的生产到N7+(4层EUV)产品的过渡正在有序进行。N7+的所有EDA参考流程已经完全验证通过,并且PDK迭代到了v1.0。所有基础IP都通过了硅验证。IP开发人员的设计套件已经就绪,并且可以接受N7+的新流片。

image.png

与N7相比,N7+实现了1.18倍的面积优势,这主要得益于更紧密的金属间距,以及对单元之间的“通用多器件边缘”(CPODE)隔离器件的标准单元模板支持。为了有效利用N7+对N7的密度增益,需要重新设计IP-台积电提供布局迁移辅助工具来协助这种转变。

值得注意的是,单元管脚形状可以违反最小金属区域光刻设计规则,管脚单元区域“修补”涉及的EDA需求可以被整合到物理实现流程中,这需要改变电迁移分析规则,同时,单元管脚形状需要和贴片填充的模型一起被提取出来,用于信号的EM分析。

(5)N5工艺支持

台积电技术开发副总裁CliffHou介绍了N5工艺节点支持计划:

PDK迭代到了v0.5,IP设计仍在进行中;

台积电基础IP通过了硅验证(比如标准单元、SRAM、eFuse);

v0.9PDK将于2018年11月推出。

N5标志着引入“全”EUV工艺(比如14个掩膜),可实现对N7的1.86倍面积优势。

读者应该知道向EUV光刻的过渡面临不少挑战,比如光源功率、光源正常运行时间、曝光剂量的统计学变化、抗蚀剂灵敏度、掩膜空白缺陷密度和掩膜检查、薄膜技术等。不过有趣的是,从N5资格认证计划中看不出这些EUV挑战对台积电时间表的影响。

(4)N5独特的EDA支持特性-第1部分:3:2节距比

N5中的metal1(垂直)间距与栅极(垂直)间距的比值为3:2,即3个metal1(M1)垂直轨道相当于2个栅极间距轨道。

image.png

此外,M1层需要完整的多重图案颜色分配,这需要独特的单元设计,并满足特殊的单元放置限制和布线要求。正如Synopsys的一位发言人所指出的那样,“现在4个中有1个是合格的-这个比例曾经是98%。”

单元库需要包含电等效(EEQ)单元,以支持与整个间距网格的轨道/颜色/引脚形状对齐。

一些演示稿给出了一些定制电路设计示例,需要增加使用堆叠性的n-高器件和串并联的mXn器件。这些器件阵列的布局需要遵守上面提到的间距和颜色分配限制。

(3)N5独特的EDA支持特性-第2部分:跨行Vt规则

单元库一般包含多种变体,逻辑上等同的单元变体可以使用不同的Vt选择。为了实现功耗/性能的优化,可以更换不同的单元,只需对行内单元间的Vt选择做出少许限制。

N5引入了复杂的“跨行”Vt规则,在EDA上体现为:APR工具、功耗/性能优化、填充插入和(特别是)ECO流程。

由于“上下文敏感”的器件漏电-单元内的器件泄露电流取决于临近单元的Vt类型,跨行Vt规则需要更加严谨。这意味着特征化流程的重大变化。单元特征化需要利用多个布局上临近的单元进行精确的泄露建模。泄露“side文件”模型将通过特征化流程生成,在功耗优化阶段读取,以选择对应于实际物理布局的特定上下文模型。

(2)N5独特的设计特征-第3部分:P/G设计

N5节点的标准单元模板电源接地(P/G)网络设计和之前的节点又很大不同,它需要更高密度的M1轨(增加30%),相应地也需要更多通孔。

image.png

需要注意的是,密度更高的M1P/G网络也会影响单元布局,因为管脚形状会被P/G网络阻挡。

此外,为了帮助缓解N5工艺中由于更高电阻率导致的电源分配网络动态电压降(DvD)问题,并帮助解决由于更高金属电流密度引起的功率因数问题,台积电推出了一种“超高密度”的金属-绝缘体-金属(MIM)电容元件,以改善PDN去耦。插入这些新的MIM帽会在APR中引入复杂的布线规则,并需要新的寄生提取(和LVS)工具功能。

(1)N5独特的EDA支持特性-第4部分:超低电压(ULV)延迟建模精度

之前,反映统计过程变化的单元弧延迟模型会假定一个对称的高斯分布(众数=中位数=数学期望),应用统计静态时序分析方法来收敛时序并确保在“n-sigma”处的稳健电路性能。现在,越来越多的先进工艺节点引入了非对称延迟分布,特别是当VDD供电比设计Vt下降地更快时(因此(VDD-Vt)过驱)。

image.png

所以引入了“第二代”单元特征变化格式,以支持分布峰(众数)两侧快速和慢速延迟时的独特西格玛。

在N5节点上,统计性延迟分布(在低VDD下)甚至更加陡峭,因此需要对单元延迟变化格式进行进一步更新,寻找新的特征和自由变化模式模型,以反映分布中的附加时刻-即数学期望、西格玛和“斜率”。EDASSTA工具需要增强,以支持这种新的库模型。

image.png

额外的器件老化也可能在意外的电路条件下出现。

德州仪器在OIP论坛上的演讲中指出,设计人员需要关注器件老化机制(比如HCI/BTI),以及由此产生的对电路性能和EM健壮性的影响。这个演讲主要针对的是基于台积电16FFC工艺的汽车器件市场,但是其中描述的新型模型-应力-老化模拟流程(具有自加热加速)也适用于任何基于老化的分析。

有一个评论引起了我的注意,“选择和老化相关的压力测试条件可能极具欺骗性。最初,我们主要专注于评估含有高速开关活动测试用例的最坏性能路径。但是,性能最坏和最坏情况下的老化并不等同。由静态DC偏置或开关瞬变导致的器件饱和与热载流子注入密切相关。但是,处于静止亚Vt条件下的器件-特别是在断电期间-同样会受到高应力环境的影响。一个堆叠器件中的下电器件也可能长时间暴露在高Vds下。我们发现非导电应力导致的类HCI老化可能是电路参数漂移的重要原因。设计师需要一定的洞察力识别这些情况,以建立老化模拟测试用例,这可能需要和性能模拟测试分开独立开发。”

这个建议不错。

总结

台积电OIP论坛透露的关键信息是N7+和N5工艺节点的进展迅速,而且EUV的引入也不存在太多技术障碍。N5具有全新的物理和电气特性,可能会影响单元设计、APR和单元特征化。

可靠性和老化流程在所有细分市场中将变得越来越重要。

台积电将继续和客户紧密合作,共同开发先进的封装技术。

这些进展都很迅速,这完全得益于台积电OIP和EDA合作伙伴、IP开发商的合作模式。

<上一页  1  2  
声明: 本文系OFweek根据授权转载自其它媒体或授权刊载,目的在于信息传递,并不代表本站赞同其观点和对其真实性负责,如有新闻稿件和图片作品的内容、版权以及其它问题的,请联系我们。

发表评论

0条评论,0人参与

请输入评论内容...

请输入评论/评论长度6~500个字

您提交的评论过于频繁,请输入验证码继续

暂无评论

暂无评论

文章纠错
x
*文字标题:
*纠错内容:
联系邮箱:
*验 证 码:

粤公网安备 44030502002758号