众所周知，半导体是1960年随着集成电路的诞生而兴起的，集成电路设计技术遵循摩尔定律，大约每10年都会有一次方法学上的突破。二十世纪70年代开始出现了版图输入（LE）技术，到二十世纪80年代采用布局布线（P＆R）技术，然后到二十世纪90年代的综合（Synthesis）技术，直至目前的SoC设计技术，每次技术突破都带来了设计效率上的飞跃。

近几年，集成电路带动VLSI行业在摩尔定律的“指导”下快速发展。（摩尔定律，即集成在芯片上的晶体管数量大约每两年增加一倍。）

与此同时，集成电路在发展的同时，其局限和缺陷被不断显现扩大，工艺水平也越来越受到半导体器件的物理限制，从而带来了许多新的器件结构、新工艺和新材料的极限，它不仅使得集成电路的特征尺寸减少，同时也使工作时钟频率升高，设计复杂度变高，电源电压降低，功耗变大，而且很多过去可以不关心的寄生效应和参数等已经成为现代设计中必须处理的因素。

随着半导体产业技术的发展，集成电路特征尺寸的不断缩小，晶体管尺寸也随之缩小，VLSI行业不断改进晶体管的结构、材料、制造技术以及设计IC的工具。

如今，物联网、自动驾驶、机器学习、人工智能和互联网流量的需求呈指数增长，这也给晶体管缩小到7nm节点带来了机遇，以此获得更高性能的驱动力。然而，缩小晶体管尺寸却存在若干挑战。

高性能处理器中CMOS晶体管缩小尺寸存在技术局限

每次缩小晶体管尺寸时，都会生成一个新的技术节点。所以我们已经看到了如28nm，16nm等的晶体管尺寸。毫无疑问，缩小晶体管可以实现更快的开关、更高的密度、更低的功耗，更低的每晶体管成本以及更多的其他增益。

在现代的按比例缩小基于CMOS的晶体管技术中，基于CMOS的晶体管可以在28nm节点上运行良好。然而，如果将CMOS晶体管缩小到28nm以下，则短沟道效应变得不可控制，在该节点下，由drain－source电源产生的水平电场试图控制通道。最终导致栅极不能控制远离它的漏电路径。

而CMOS晶体管对N沟MOSFET栅材料的选择是n＋多晶硅，而P沟MOSFET是P＋多晶硅。随着器件按比例缩小，栅的电阻增加到开始在宽的器件驱动大的互联线能力中引起显著地延迟，栅电阻随器件尺寸的减小而增加，这是因为栅长变得越来越短，并且由于边缘效应，窄的栅线条比宽的栅线条的方块电阻高。并且在氧化层之间有不可忽略的栅电压降，这个现象也就是大家俗称的“多晶硅耗尽”，器件制造中掺杂剂从栅向沟道的扩散，最终会影响器件的性能。

FinFET和SOI晶体管面临的主要挑战是复杂的制造工艺

VLSI工业已采用FinFET和SOI晶体管用于16nm和7nm节点，因为这两种结构都能够防止这些节点的漏电问题。这两种结构的主要目标是最大化栅极到沟道的电容并最大限度地减小漏极到沟道的电容。在两个晶体管结构中，引入沟道厚度缩放作为新的缩放参数。随着沟道厚度减小，没有路径，因为它已经远离了栅极区域离。因此，栅极对通道具有良好的控制，这就消除了短通道效应。

在绝缘体上SOI晶体管中，由于BOX层，漏—源寄生结电容减小，可以带来更快的切换。但对SOI晶体管来说，它们面对的主要挑战是难以在芯片上制造薄硅层。

随着表面粗糙度散射增加，同时减小“硅体”厚度，这将会带来较低的迁移率。这主要因为FinFET是3D结构，所以降低了散热方面效率。如果进一步缩小FinFET晶体管尺寸，比如低于7nm，则漏电问题再次出现。再加上如自加热和阈值平坦化等诸多问题也会被考虑进来，这就推动研究其他可能的晶体管结构，并用新的有效材料替换现有材料的进程。

晶体管技术路线图

按照最新的国际半导体技术路线图，下一代技术节点分别为5nm，3nm，2．5nm和1．5nm。在VLSI行业和学术界，也正在进行许多不同类型的研究和研究，以寻找满足这些未来技术节点要求的潜在解决方案。其中包括了碳纳米管FET、GAA晶体管结构和化合物半导体等用于未来节点的技术。

1、CNTFET － 碳纳米管FET：

CNTFET是一个场效应晶体管，使用半导体CNT作为两个金属电极之间的沟道材料，这就形成了源极和漏极接触。

CNTFET的制造是一项非常具有挑战性的任务，在商用CNFET技术的路线图上，首先接触电阻方面，晶体管尺寸减小而带来的接触电阻的增加是他们面对的主要性能问题，由于晶体管的按比例缩小，接触电阻显著增加，这就带来晶体管性能下降。其次碳纳米管的合成上，由于只有半导体元件有资格成为晶体管，因此需要发明新的工程方法，在将金属管与半导体管分离时获得明显更好的结果。最后在开发非光刻工艺，将数十亿个这些纳米管放置在芯片的特定位置上，这构成了极具挑战性的任务。

2、化合物半导体

继续晶体管微缩的另一种有希望的方法是选择表现出更高载流子迁移率的新型材料，而拥有来自III、V族成分的化合物半导体与硅相比，明显拥有更高的迁移率。根据各种研究，化合物半导体与FinFET和GAAFET的集成在更小的节点处表现出优异的性能。

化合物半导体的主要问题是硅和III－V半导体之间的大的晶格失配，导致晶体管沟道的缺陷。

有一家公司开发了一种含有V形沟槽的FinFET进入硅衬底。这些沟槽充满铟镓砷并形成晶体管的鳍片。沟槽底部填充磷化铟以减少漏电流。利用这种沟槽结构，已经观察到缺陷在沟槽壁处终止，从而能够降低沟道中的缺陷。

结论

综上所述，缩小晶体管节点，除了减小通道效应和设备能源泄漏之外，其它的问题也须解决。随着电场线间距越来越窄，源和漏极系统越来越小，晶体管的通道电阻也将增大，这将增加能耗并降低产品性能。随着更多的晶体管采用更高的工作频率，集成电路能耗也将增加。晶体管在制造过程中所能承受的发热量将减小，这使得对其添加掺杂保护涂层的工作难度变得越来越大，控制电流泄漏是相当重要的，其次产品可制造性问题也值得注意，虽然从22nm节点到7nm节点，FinFET已被证明是成功的，并且它还可以继续缩小到另一个节点。但还存在各种挑战，如自加热，迁移率降低，阈值平坦等，因此在未来的晶体管技术中，必须改变现有的材料、结构、EUV光刻工艺和封装，才能继续延续摩尔定律。