对于版图的寄生参数抽取，要采用Mentor公司的xCalibre工具，它可生成用于Hspice关键路径分析和Timemill仿真的LPE网表。为了达到精确抽取，版图的层次必须与电路图的层次匹配，此外，所有的馈通（feedthrough）必须嵌入页元（leaf cell）中，这样其寄生效应才会在子电路的LPE网表中得到仿真。

　　LPE网表只能对关键路径仿真进行事后说明，但为了防止LPE预仿真和LPE后仿真的结果之间出现大的差异，这样做有必要。假如我们要达到高性能的仿真结果，关注实际版图的质量对电路设计技术也至关重要，例如合并或共用信号源极或漏极、屏蔽时钟信号线和解码信号线组、以及使用多个触点把电阻降到最小（在驱动大负载时，这点特别重要）。

　　质量保证

　　除了上述步骤和检验以外，在每个宏输出到系统设计工程师之前，要对其进行强化质量保证分析。目前，EDA质量保证工具正在形成之中，我们已经开发了很多专用检验工具。一级QA检验工具专用于较小面积的存储器开发，用该工具能确保Hspice关键路径网表加载与全版图LPE网表准确匹配。该工具还能分析整个LPE网表里的每个节点，并检验额外的驱动输出和偏移率，它检测到节点上的多个驱动器并找到易受电荷共享（特别是动态节点）和串扰影响的节点，然后要考虑耦合电容、驱动强度、接收器的噪声容限以及相邻节点的数量。检验之后，设计工程师必须纠正或者调整上述检验中有问题的节点。

　　我们采用一套特殊的DRC规则集对版图进行QA检验，该工艺找到具有阻性的连接点并检查电源格的完整性以及超宽晶体管。典型的DRC规则无法检查的阻性连接点或软连接不会导致芯片的功能故障，但容易产生与频率相关的问题或稳定性故障。

　　为了满足时序要求，设计工程师有时必须在噪声容限和速度之间作出折衷。即便如此，所有电路都必须通过最小噪声容限规则，否则当把存储器嵌入到整个CPU 后，就存在故障隐患。存储器、比例逻辑（伪NMOS逻辑）和动态逻辑门等电路都要经过静态和动态噪声容限分析。对于那些在同一裸片上参数不匹配的器件（如差分传感放大器），要通过蒙特卡洛Hspice分析，最后，存储器单元和锁存器要在所有P-V-T曲线上进行可写性测试。

　　功率分配和电源格的完整性对宏的性能有显着影响。电压IR降到Vdd，Vss上的电位抖动对噪声容限、时序甚至电路的功能有重要影响，随着电源电压的降低和深亚微米特征尺寸Vts的减小，这个问题甚至会恶化。在0.18微米工艺中，窄线距必然电流密度高，从而增加了出现电子迁移故障的可能性。因为电流和焦耳热会造成互连线特性的逐步退化，通常在几个月或几年后就可能发生电子迁移故障，如果故障出现得太早，那么就有可能造成灾难性的损失。

　　采用Synopsys公司的Pow ermill（Timemill的姊妹工具）仿真整个宏的电源，能按照放置的位置详细描绘各子电路电源的电流图，该电流图和宏版图的RC网表一起，输入到分析电源总线IR压降和电子迁移的工具中，该工具将指出任何有故障的线段或触点/通孔，并允许设计工程师改进总线，同时，输出的版图错误标识图、轮廓图、 3D电流和电压分布图有助于进一步分析。

　　事实上，不仅限于最高速和最小加工工艺，即使0.35微米以上的工艺和 100MHz以下的速度，也可以采用上述QA流程对噪声容限、串扰、IR压降或电子迁移相关的故障进行检测和分析。