【ISSCC 2020】台积电5nm SRAM技术细节
在写操作中，LCV使能信号（LCVEN）变为高电平，它关闭下拉NMOS（N1），以将电荷共享电容器C1与地断开。COL ［n：0］选择一列以关闭P0，并将阵列虚拟电源轨CVDD ［0］与真实电源VDDAI断开。由于金属线电容随存储单元阵列的缩小而缩小，因此它也有利于SRAM编译器设计，并在变化的BL配置下提供了相对恒定的电荷共享电压电平。电荷共享水平由CVDD的金属电容比和电荷共享金属走线决定。图10显示了三个LCV－VDD比率分别为6％，12％和24％。
图10．三种LCV－VDD比率分别为6％，12％和24％。
关闭写辅助功能后，Vmin会受到写失败的限制。
图11中使用Write Assist的测量结果显示NBL将Vmin提高了300mV，而24％ LCV则将Vmin提高了300mV以上。
图11．（a）金属电容器增强的写辅助WAS－NBL方案和（b）金属电荷共享电容器WAS－LCV方案的测量结果。
高迁移率通道通过约18％的驱动电流增益提高了5nm工艺的性能，如图12所示。该技术已在IEDM 2019上进行了详细描述。
图12．高迁移率沟道（HMC）性能提升约18％。
这种性能提升的例子是用于L1高速缓存应用的高速SRAM阵列在0．85V电压下达到了4．1GHz，如图13 的shmoo图所示。
图13．用作高性能L1 HD SRAM阵列的Shmoo图在0．85V时显示4．1 GHz。
测量结果基于图14所示的135 Mb测试芯片。
图14． 台积电5 nm 工艺135 Mb SRAM测试芯片。
总而言之，此处描述的详细电路设计技术使产品开发人员能够从这项领先技术中获得最大的优势。这也体现了产品／电路设计人员与负责产品良率和可靠性的工艺开发人员之间进行设计工艺协同优化（DTCO）的重要性。
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