芝能智芯出品

在 2025 年的 Hot Chips 大会上，Marvell 从一个朴素的问题开始：为什么存储才是一切的关键？ 

在今天的数据中心里，计算单元的数量和速度都在急速增长，但真正限制系统规模和效率的，却往往是内存的带宽与容量。

Marvell 的回答分布在内存层次的每一个环节。

◎ 从台积电 2nm 工艺下的高密度 SRAM 开始，在相同面积内实现 17 倍于现成 IP 的带宽密度；

◎ 接着是定制化 HBM 堆栈，通过把接口逻辑移到基片层，释放计算芯片的空间并降低功耗；

◎ 再到内存扩展与 CXL，利用近内存加速器减少延迟，甚至把安全与压缩能力内置其中。

方案的核心是通过定制化与结构性优化，让内存带宽和容量能够与计算需求匹配。

Marvell 试图在存储的瓶颈处打开缺口，为日益膨胀的 AI 模型与数据中心负载提供一条更稳的路径。

Part 1 高密度 SRAM：突破物理限制

在传统芯片设计中，SRAM 作为片上缓存的核心，承担着为处理器和加速器提供超高带宽的任务。

然而，随着制程接近 2nm 节点，SRAM 单元的密度提升已逐渐停滞，成本与功耗问题日益突出。Marvell 在 Hot Chips 大会上展示的高密度定制 SRAM，正是针对这一瓶颈的直接回应。

Marvell 在台积电 2nm 节点上的高密度 SRAM 相比业界通用 IP，带宽密度提升了 17 倍。

这一数字并非单纯来自制程演进，而是通过多方面结构性创新实现。

◎ 首先，在运行频率方面，Marvell 即便在采用大规模 1Mbit SRAM 阵列时，仍能保持接近目标的高频运转。这解决了大阵列普遍存在的速度衰减问题，使得片上缓存能够同时兼顾容量与性能。

◎ 其次，Marvell 采用了更宽的单元设计，通过宏观维度的扩展来提高并行度，从而在相同面积下获得更大的数据吞吐。

◎ 最后，其在单元设计上增加了更多端口，使得同一区域能够支持更高的并发访问。这三方面的叠加效果，构成了其所谓“17 倍带宽密度”的基础。

从硬件验证结果来看，Marvell 在 N3P 工艺节点的密集 SRAM 测试显示，实际性能甚至超出了建模预期，尤其在功耗优化和电压下限（Vmin）控制上表现突出。

降低 Vmin 意味着 SRAM 能在更低电压下稳定工作，这不仅直接减少了能耗，也在大规模数据中心部署时带来了总拥有成本（TCO）的改善。

这种高密度 SRAM 的在于改变内存层次结构中的能效分布。

随着大模型训练和推理规模的扩大，算力往往受到内存瓶颈的拖累。如果 SRAM 能够在面积、速度与功耗之间找到更优平衡，那么计算核心的效能才能被充分释放。

Marvell 的方案，显然是希望通过片上缓存的革命，为上层计算单元创造更稳定、更低功耗的运行环境。

内存优化已成为算力发展的决定性因素。Marvell 在 2nm 工艺下的突破，使其在数据中心加速器和高性能计算芯片的设计中具备了更高的话语权，同时也为未来大规模 AI 训练所需的能效提升奠定了基础。

Part 2 定制 HBM 与 CXL

HBM 与大容量 DDR 扩展则是连接计算与数据的中枢，Marvell 选择了一条不同于通用设计的道路，即通过定制化手段，将 HBM 与系统深度整合。

传统 HBM 的设计，将高带宽存储芯片堆叠在标准基片上，与加速器通过接口相连。但这种接口占用大量片上空间，往往与计算单元争夺硅片面积，同时带来额外功耗。

Marvell 的思路是：保留标准 DRAM 芯片，但对其基片进行定制，使接口逻辑尽可能迁移到 HBM 堆栈内部。这不仅减少了加速器芯片上的接口面积，也显著降低了接口功耗。

在某些情况下，Marvell 甚至利用 HBM 堆栈中的“备用区域”实现额外功能，使得存储基片不再是被动的桥梁，而成为系统优化的一部分。

在 die-to-die 互联方面，Marvell 借助其自研的 D2D IP，提供高达 32Gbps 的稳定传输能力，误码率低至 1E-30。

这意味着，在多芯片系统中，数据传输的可靠性几乎接近理想状态，而这对于大规模 AI 训练至关重要，因为任何传输错误都会在梯度计算中被放大，导致训练不稳定。

通过这种定制化的 HBM，Marvell 实现了带宽与功耗之间更好的平衡，也为未来的“XPU”架构提供了灵活支持。

除了高带宽内存外，大容量内存同样是 AI 系统的刚需。HBM 的容量有限，而大型语言模型与推理服务往往需要数 TB 级的内存资源。对此，Marvell 推出了基于 CXL 协议的内存扩展设备 Structera。

提供扩展内存，还内置了 Arm Neoverse v2 CPU 核心，用于执行压缩、加密与安全校验等近内存加速任务。这一设计减少了通过 CPU 和 PCIe 交换机的跳转延迟，使内存扩展更接近本地访问的体验。

更重要的是，它通过硬件安全模块保障数据中心的隐私与完整性，满足未来合规性与安全性的双重要求。

从系统角度看，Marvell 在内存层次结构中提出了一种协同思路：片上高密度 SRAM 提供低延迟缓存，定制 HBM 负责高带宽需求，而基于 CXL 的 DDR 扩展设备则提供大容量支持。

三者共同形成了一个优化后的多层次存储架构，覆盖了从纳秒级缓存到毫秒级主存的全链条。

这种整体性策略，正是 Marvell 在大会上强调的“内存是数据中心的唯一核心”的体现。

小结

Marvell 在 2nm 高密度 SRAM 带来的单位面积极限突破，还是定制 HBM 的接口下移，亦或是面向大模型的内存扩展与近内存加速器，背后逻辑都是一致的：只有在存储与计算之间找到新的平衡点，整个系统的效率才能真正提升。算力的提升同时，内存的演进却往往隐藏在工艺、接口、带宽与功耗的细节里。

       原文标题 : Marvell ：存储即核心｜Hot Chips 2025