五年前,扇出封装由12μm线宽和12μm间距(12μm/12μm)的RDL组成。“10μm/10μm现在很常见。” Amkor高级封装开发和集成副总裁 Mike Kelly表示。“今天,主流是2μm/2μm,从现在到2022年会发展到1．5μm/1．5μm。1．5μm/1．5μm将在未来三到四年内解决 90% 的高密度扇出产品。对于一些精选产品,从明年开始,前沿将是 1μm/1μm。”

并非所有的扇出都是一样的。如今,扇出有三种制造流程——芯片先装/面朝下、芯片先装/面朝上和芯片后装。

eWLB和其他类型是使用芯片先装/面朝下方法制造的。“在这种方法中,单个芯片被放置在一个临时载体上的热释放粘合剂中。模具被包覆成型在载体上。由此产生的带有芯片的重组塑料晶圆与载体分离,RDL直接连接到芯片焊盘上。“日月光(ASE)的Hunt介绍。

芯片先装/面朝上是不同的。“传入的晶圆首先在芯片焊盘上镀上铜柱。然后将裸片分离并将裸片朝上放置在临时载体上的热释放粘合剂中。模具被包覆成型在载体上。将得到的带有裸片的重构塑料晶片从载体上剥离。RDL现在连接到暴露的铜柱表面。”Hunt表示。

芯片后装是另一种选择。首先,在临时载体上形成RDL。“将裸片倒装连接到载体上的RDL 上并包覆成型。然后释放载体,并完成最终的后端处理。”Hunt表示。

芯片后装也会面临一些挑战。在此过程中,重构的晶片容易翘曲。然后,当芯片嵌入化合物中时,它们往往会移动,从而导致芯片移位等不良影响。这会影响产量。

针对翘曲有一些解决方案。在 ECTC 上,Brewer Science 发表了一篇关于单层机械剥离粘合剂的论文。“这项工作中提出的材料可以提供优于其他材料系统的几个优势,例如 1) 超薄晶圆处理;2) 高热稳定性;3) 高应力基板低翘曲;4) 单一涂层和烘烤以降低拥有成本并提高产量,以及 5) 简单的材料清洁。”Brewer Science 的高级项目经理 Xiao Liu 说。其他人也为这项工作做出了贡献。

移动扇出

展望未来,供应商继续开发扇出技术,其分为两个部分——标准密度和高密度。面向移动和物联网,标准密度扇出被定义为具有少于 500 个 I/O 和大于 8μm 线宽/间距的封装。面向高端系统,高密度扇出具有超过 500 个 I/O 和小于 8μm 的线宽/间距。

然而,事情并没有那么简单。每个供应商可能有多种标准和高密度扇出选项。并且每个选项可能有不同的配置、封装尺寸和集成方案。

可能需要记分卡来解读这些选项。了解市场的一种方法是寻求扇出的一些主要应用,即智能手机、计算和网络。扇出也在汽车和物联网中得到应用。

智能手机代表一种应用。一段时间以来,Apple 在 iPhone 中应用了扇出,用于封装一个关键设备——应用处理器。手机还包含大量其他芯片,所有这些芯片都需要混合封装类型。

并非所有智能手机都包含高级封装,尤其是应用处理器。今天,许多手机都为处理器采用了传统的倒装芯片BGA封装。这些封装更便宜,更成熟。

尽管如此,Amkor、ASE、JCET 和 TSMC 正在分别为最新的智能手机开发扇出封装。在最新的例子中,TSMC推出了一种新的手机扇出技术,称为 InFO_B。该封装类似于其当前的 InFO 封装,其中DRAM芯片堆叠在逻辑部件上。在 InFO_B 中,TSMC 开发封装的底部(逻辑)。但在一个重大变化中,DRAM 堆叠或附加过程由第三方进行,例如 OSAT,而不是TSMC。

这使客户可以灵活地将来自不同供应商的 DRAM 芯片集成到封装中。“它提供了比倒装芯片解决方案更好的电气性能。”TSMC先进封装业务发展总监 Jerry Tzou在一次演讲中说。

扇出也正在为 5G 中的基础设施开发。如今,运营商正在以低于 6GHz 的频率部署 5G 网络。一些运营商正在部署使用 26GHz、28GHz 和 39GHz 毫米波频段的下一代 5G 网络。

业界正在为 5G 毫米波开发新的 IC 封装。这些封装将射频芯片和天线组合在同一单元中,称为封装天线 (AiP)。这些新的集成天线方案背后的想法是使射频芯片更靠近天线,以增强信号并最大限度地减少系统中的损耗。

在ECTC上,Fraunhofer IZM、柏林技术大学和 GlobalFoundries 描述了涉及为小型蜂窝基站开发5G毫米波模块的项目。该项目涉及开发具有 AiP 的芯片后装双模压扇出封装。

该封装集成了两个模块。底部模块由模拟前端 IC 组成,基于 GlobalFoundries 的 22nm FD-SOI 技术。顶部模块集成了两个天线。

“目标封装尺寸为 10 x 10mm?,集成天线阵列由 2 x 2 贴片天线阵列组成,可在28GHz和 39GHz双频段运行,两个频段所需的最小阻抗带宽为 400MHz,” Fraunhofer IZM组长Tanja Braun在ECTC的一篇论文中表示。

2．5D vs． 扇出

同时,一些供应商正在为高端计算和网络市场开发扇出型封装。在某些情况下,高端系统在板上集成了不同的芯片,例如处理器、内存等等。但是,在板上放置分立芯片会占用太多空间,而且设备之间的数据迁移效率低下。

这就是2．5D适用的地方。通过在2．5D封装中放置多个芯片,OEM能够以更小的外形实现更多功能。2．5D封装使得芯片结合得更紧密,内存带宽更大。

2．5D还设计用于处理更大的芯片架构。在某些情况下,芯片架构由多个裸片组成,无法安装在单个中介层上。这就需要两个或更多的中介层容纳所有裸片。

为了开发更大的中介层,芯片制造商使用光刻扫描仪器在晶圆上图形化多个中介层。扫描仪可以打印26mm x 33mm区域尺寸的特征。

因此,掩模版尺寸的中介层大约为26mm x 33mm。同时,在晶圆厂中,供应商可能会采用两个独立的中介层并将它们缝合在一起,从而制作一个更大的中介层,可以在2．5D封装内容纳更多裸片。

总而言之,2．5D速度快,能提供更多I/O,但价格昂贵。因此,业界正寻求更低成本的替代品。TechSearch International 总裁 Jan Vardaman 表示:“我们将看到更多应用于高性能应用的大面积扇出作为硅中介层的替代品。”

Amkor, ASE, TSMC和其他公司分别致力于大面积、高精度扇出,能够支持多种逻辑芯片和HBM。所有这些芯片都采用标准封装尺寸。

扇出也正超出了一倍掩膜版尺寸。例如,在ECTC中,TSMC发表了关于2．5倍掩膜版尺寸扇出(2100mm?)和110 x 110mm?基板的论文。该封装有5层2μm/2μm的RDL。

该封装是网络设备的理想选择。通常,网络供应商开发大型ASIC来处理这些系统中的交换功能。但是每一代的ASIC都变得越来越大,成本也越来越高。因此,一些供应商将大型ASIC分解为更小的芯片,并把它们集成在一个封装内。多芯片模块(MCM)是一个选择。MCM是指将分立芯片集成在模块内,其RDL可以为15μm/15μm。

扇出是另一个选择。在网络系统中的一种配置中,TSMC扇出型封装可以包含两个逻辑芯片和8个I/O芯片。逻辑芯片位于封装中间,四个边沿的每一侧都包含两个I/O芯片。

据TSMC研究员YP Chiang在ECTC上发表的一篇论文,TSMC的新型扇出封装使用具有更多I/O 的更细间距 RDL,性能比 MCM 高 7 倍。

其他供应商也在开发大面积扇出。诀窍是在不适用中介层的情况下连接封装中的多个芯片。

一段时间以来,ASE一直在开发被称为扇出基板上芯片(FOCoS)的扇出技术,包括芯片先装和芯片后装的版本。

ASE在ECTC上描述了新技术sFOCoS,这是一种具有硅桥的扇出封装。基本上,桥接器由带有布线层的微小硅片组成,连接封装内的芯片。

这不是一个新概念。英特尔早开发出用于封装的硅桥。现在,Amkor、ASE和TSMC正在开发类似的技术。

“硅桥技术的优势在于提供更好的可扩展性和设计灵活性,允许线间距小于1μm X 1μm的高密度芯片到芯片互连。”ASE 工程和技术营销总监 Lihong Cao在演示文稿中表示。

在一种配置中,ASIC和HBM在扇出封装中并排堆叠。ASE的桥接器嵌入到封装内,将ASIC连接至HBM。桥接芯片尺寸为 6mm x 6mm,凸块间距为 55μm。

同时,Amkor描述了一种桥接/连接技术,称为S-Connect。“S-Connect技术是使用多种功能的多芯片扇出中介层开发的,例如可以集成无源器件和有源器件的芯片到芯片连接。” Amkor研发工程师JiHun Lee 在ECTC上表示。

Amkor的解决方案有两种配置。第一种选择类似于小型细间距硅中介层。第二种选择使用在模致化合物中制造的多层RDL。

更多扇出

其他扇出类型也在进行中。例如,A*STAR描述了用于深度神经网络的扇出型封装。该封装包括四个基于22nm FD-SOI的裸片。这些芯片基于芯片到芯片的PHY级标准,使用英特尔高级接口总线(AIB)进行连接。

然后,ECTC、JCET和Wingcomm描述了一种用于光纤通信(FOC)应用程序的密封eWLB技术。封装中集成了两个FOC设备,包括一个2．5Gb/s的光接收器/发射器和一个100Gb/s的四通道发射器。

总结

显然,扇出是一种使能技术,为消费者提供新的封装选择。

随着这种封装方法的普及,随时间推移,预计有更多的封装选择。但即使对于最复杂的设计团队,整理并整合这些封装也并非易事。