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下一代扇出型封装技术是什么样的?

文︱MARK LAPEDUS

编译︱编辑部

芯片制造商、OSAT(外包半导体封装和测试)和研发组织正为了一系列应用开发下一代扇出型封装技术,但是整理新选择并找出正确解决方案将是一项很大的挑战。

为使芯片具有更高的性能和更多I/O,适用于计算、IoT、网络和智能手机等应用领域,扇出是先进封装集成一个或多个芯片的一种方法。在扇出的一个例子中,DRAM芯片堆叠在同一封装的逻辑芯片上。这就把存储和处理功能紧密结合,从而为系统提供更多带宽。

在半导体封装市场中,扇出并非唯一的先进封装类型,但与2.5D及其他封装技术相比,扇出确有优势。

Yole Development 分析师Stefan Chitoraga表示:“作为先进封装的一部分,扇出解决方案对提高设备性能和带宽变得至关重要且有效。” 根据Yole数据显示,总体而言,预计2021年,扇出型封装市场份额将从2020年的14.75亿美元增长至19.53亿美元。

图1:高性能计算封装的不同选择,基于中介层的2.5D vs扇出基板上晶片(FOCoS)

扇出型封装并非新技术。实际上,这项技术早在2005年前后已经存在。但直到2016年才受到关注,当时苹果iPhone 7和后续手机中采用台积电(TSMC)扇出型封装。突然间,其他封装公司开发了大量新型各异的扇出型封装。如今,扇出型封装类型持续增加,导致在不同场景下选择合适的封装技术变得越来越困难。

每一个版本的扇出都有自己的一套权衡。扇出可以使用不同制造流开发,也可以制作在晶圆和面板上。

扇出型封装的采用率也在逐渐增长。过去,扇出型封装在一个明确定义领域内竞争,如今该技术正在向中端和高端市场扩展,并可能与其他形式的先进封装竞争。

半导体工程研究了计算、手机和网络等各种应用中最新的扇出技术,以及这些解决方案的适用范围。

封装类型

多年来,封装一直是半导体生态系统的重要组成部分。芯片制造商在晶圆厂处理晶圆后,晶圆上的裸片被切割并集成在封装中。封装将芯片密封集成,防止其受损坏。同时提供了从设备到电路板的电气连接。

封装有很多类型,每一种都面向特定的应用。根据互连类型细分,市场上的封装包括引线键合、倒装芯片、晶圆级封装(WLP)和硅通孔(TSV)。互连用于裸片间的连接。TSV的I/O数量最多,其次是WLP、倒装芯片和引线键合。

据TechSearch International显示,当今75%至80%的封装基于引线键合这项较为老旧的技术。焊线机使用细线将一个芯片缝合到另一个芯片或基板上。引线键合适用于低成本传统封装、中档封装和内存芯片堆叠。

方形扁平无引脚封装(QFN)和小型方块平面封装(QFP)是基于引线键合封装的两个示例。“我们看到对QFN封装的需求比以往任何时候都强烈。” QP Technologies销售和市场副总裁Rosie Medina表示。“它们被用于许多终端市场,例如医疗、商业和军用/航空。手持式设备、可穿戴设备和带有许多组件的电路板是该技术的主要应用。”

倒装芯片是另一种用于多种封装类型的互连技术,例如球栅阵列(BGA)。在倒装芯片中,芯片顶部形成了海量微小的铜凸点。随后将器件翻转并安装在单独芯片或电路板上。凸点落在铜焊点上,形成电气连接。

WLP是一种以类似晶圆的方式封装芯片的技术。扇出被认为是一种WLP技术。

2.5D/3D封装应用于高端系统。在2.5D/3D中,芯片堆叠或并排放置在包含TSV的中介层顶部。在一个示例中,FPGA和高宽带存储器(HBM)并排放在2.5D封装中。HBM是DRAM内存堆栈。

“硅通孔(TSV)是3D-IC的使能技术,为堆叠芯片提供电气连接。带有TSV的3D-IC技术主要优势在于能够为不同组件之间提供更短的互连,从而导致更低的阻容延迟和更小的器件占用空间。”联电(UMC)研究员Luke Hu在近期的IEEE电子元件和技术会议(ECTC)上的一篇论文中表示。其他人对论文的工作做出了贡献,该论文描述了TSV的绑定前认证过程。

2.5D/3D、扇出和相关技术被认为是解决一些问题的先进封装类型。例如,在系统中,数据在单独的处理器和电路板上的存储器件之间来回移动。但有时这种数据交换会导致延迟和能耗增加。解决问题的一种方法是将内存和处理器拉近,并将其集成到一个先进封装中。

还有其他应用程序。传统上,芯片制造商为优化设计开发出ASIC。然后,在ASIC的每个节点集成更多的功能。但这种方法在每个节点都变得越来越昂贵。

获得缩放优势的另一种方法是以新形式的先进封装组装复杂且不同的芯片,有时称为异构集成。

扇出流

同时,扇出型封装出现在2005年左右。当时,英飞凌开发了首批扇出技术之一。这种被称为嵌入式晶圆级球栅阵列(eWLB)的技术被用于安装英飞凌手机蜂窝基带芯片

后来,英飞凌将eWLB技术授权给了三个OSAT——ASE、Namium and STATS。(2015年,JCET收购了STATS,而2017年Amkor收购了Nanium。)

随着时间的推移,封装公司开发了除eWLB之外不同类型的扇出。在所有情况下,扇出都不同于其他形式的先进封装,如2.5D/3D。扇出不需要昂贵的中介层,因此比2.5D/3D更便宜。

扇出也不同于传统封装,在传统封装中,晶圆上的芯片被切割后以这种或那种的形式组装在封装中。

相比之下,扇出是WLP类型,这意味着芯片以类似晶圆的形式封装。扇入型封装有时也称为芯片级封装(CSP),也是WLP类型。Lam Research公司工艺集成工程师Sandy Wen表示:“这种类型的封装可以制造出和原始芯片几乎相同尺寸的晶圆封装。”因此,经常使用基于WLP的封装来节省系统中电路板空间。

扇入和扇出都遵循相同的基本制造流程。首先,芯片在晶圆厂的晶圆上加工。然后,切割晶圆上的芯片。将芯片放置在基于环氧树脂模制化合物的晶圆上。这被称为重构晶圆。

然后,在聚合物层中的模制化合物上形成再分布层(RDL)。RDL是金属铜连接走线,将封装各个部分进行电气连接。RDL通过线和间距来衡量,线和间距是指金属走线的宽度和间距。

一旦这些过程完成,重构晶圆上的单个封装就会被切割。

图2:RDL基板底部的横截面

然而,扇入和扇出是不同的。RDL走线在扇入中向内布线。因此,扇入受到限制,最大可容许约200个I/O。

在扇出中,RDL走线可以向内布线,也可以向外布线,从而实现具有更多I/O的更薄封装。“在扇出中,你可以扩展封装的可用面积。”日月光(ASE)高级工程总监John Hunt表示。“通常,I/O是指那些将信号和/或电源和接地点接入封装或从封装中引出的引脚。”

多年来,扇出已转向具有更细线宽和间距的RDL。“随着系统复杂性的增加,以及将大型、多I/O芯片异构集成到一个封装中,互连所需重新分布走线的数量呈指数级增长。为了将所有这些互连走线安装在封装内,我们需要缩小线宽和间距。”Hunt说。

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