抢占异构计算技术高点，3D封装格局呈三足鼎立
②英特尔「Foveros」3D封装技术打造首款异质处理器
去年年底，英特尔在其“架构日”上首次推出全球第一款3D封装技术Foveros，在此后不久召开的CES2019大展上展出了采用Foveros技术封装而成的Lakefield芯片。根据英特尔的介绍，该项技术的最大特点是可以在逻辑芯片上垂直堆叠另外一颗逻辑芯片，实现了真正意义上的3D堆叠。
而在日前召开的SEMICON West大会上，英特尔再次推出了一项新的封装技术Co－EMIB。这是一个将EMIB和Foveros技术相结合的创新应用。它能够让两个或多个Foveros元件互连，并且基本达到单芯片的性能水准。设计人员也能够利用Co－EMIB技术实现高带宽和低功耗的连接模拟器、内存和其他模块。
对此可以分析出，半导体厂商希望基于封装技术（而非前道制造工艺），将不同类型的芯片和小芯片集成在一起，从而接近甚至是达到系统级单芯片的性能。这在异构计算时代，面对多种不同类型的芯片集成需求，是一种非常有效的解决方案。
封装子系统的“IP”化趋势
产品功能、成本与上市时间是半导体公司关注的最主要因素。随着需求的不断增加，如果非要把所有电路都集成在一颗芯片之上，必然导致芯片的面积过大，同时增加设计成本，扩大工艺复杂度，延长产品周期，无论是在制造工艺还是制造成本上都会越来越高。这也是异构计算时代，人们面临的主要挑战。
从技术趋势来看，目前主流半导体公司已经开始依托先进封装技术，对复杂的系统级芯片加以实现。更有甚者人们开始探索采用多芯片异构集成的方式把一颗复杂的芯片分解成若干个子系统，其中一些子系统可以形成标准化，然后就像IP核一样把它们封装在一起。这或许成为未来芯片制造当中的一个发展方向。
当然，这种方式目前并非没有障碍。首先是散热问题。芯片的堆叠会让散热问题变得更加棘手，设计人员需要更加精心地考虑系统的结构，以适应、调整各个热点。更进一步，这将影响到整个系统的架构设计，不仅涉及以物理架构，也有可能会影响到芯片的设计架构。此外，测试也是一个挑战。可以想像在一个封装好的芯片组中，即使每一颗小芯片都能正常工作，也很难保证集成在一起的系统级芯片保持正常。对其进行正确测试需要花费更大功夫，这需要从最初EDA工具，到仿真、制造以及封装各个环节的协同努力。
结尾：
设计、制造、封装测试是半导体产业链上最主要的三大环节。观察格芯、英特尔、台积电等半导体大厂在封装上的动向，可以窥知半导体技术的发展趋势。
预计中国将持续以半导体扶植政策、内外部人力资源的积累、由科创板来实现资本市场和科技创新更加深度的融合，来加速推动自身半导体发展，期望在未来新兴科技所带动的新产品、新分工模式基础上，使中国半导体进入技术能力提升、创新活力增加、产品多元化的结构改革阶段。
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