IBM和Leti在今年IEDM上分别发表了若干篇论文，其中包括一篇合作的Nanosheet论文。我有机会采访到与IBM高级逻辑与内存技术总监卜惠明和IBM高级工程师Veeraraghavan Basker，之后又分别采访了Leti advanced CMOS实验室负责人Francois Andrieu和工艺整合工程师Shay Reboh。

IBM

IBM在奥尔巴尼（CNSE）中心拥有一条研发产线，在那里他们开发了5nm技术，现已转让给三星，并且正在从事3 ／ 2nm技术节点的研究。尽管器件架构发生了变化，因此需要使用一些独特的设备，但与5nm相比，设备的复用率很高。当他们开始研发新器件的时候，他们在微缩之前会使用测试结构来评估设备和材料。如果使用上一个节点的结构来开发材料和设备，那么工艺微缩将会成为问题。

IBM的第一篇论文是“Multiple－Vt Solutions in Nanosheet Technology forHigh Performance and Low Power Applications”。Nanosheet架构的一个主要挑战是如何实现多个阈值电压（Vt）。FinFET架构下的方法是使用各种功函数金属的堆叠，但是在nanosheet架构中，纳米片与纳米片之间的间距必须尽可能小，以最小化电容并最大化性能。

IBM使用偶极子调Vt已有很长的历史。多年以前，IBM首次推出的HKMG工艺就是，采用了偶极子的前栅极（gate－first）方案，当时业界其他公司均采用了后栅极（gate－last）方案。虽然，后栅极方案已成为HKMG的主流方案，但是IBM早期在偶极子领域的经验在nanosheet架构下仍然是有用的经验。偶极子代替一堆功函数金属可在纳米片中实现多个Vt，并克服了nanosheet架构的主要挑战。

水平堆叠纳米片的另一挑战是硅和锗硅之间的超高选择比蚀刻。在文章“A Novel Dry Selective Etch of SiGe for the Enablement of High Performance Logic Stacked Gate－All－Around NanoSheet Devices”中，IBM介绍了他们与Tokyo Electron的合作成果。使用气相各向同性蚀刻（作者注：我相信这设备是TEL的Certas Wing），他们实现了SiGe（25％）与Si的150：1 蚀刻选择比。

第三篇文章的题目是“ Full Bottom Dielectric Isolation to Enable Stacked Nanosheet Transistor for Low Power and High Performance Applications ”。IBM公开了一种可以在nanosheet下方创建一层电介质层，从而降低寄生电容并提高性能的方法（如图1，图2）。该电介质是基于氮化硅的，但他们没有透露其工艺方案。纳米片堆叠是直接在硅基底上外延生长的，因此，不知硅基底是怎么被蚀刻掉并重新填充氮化硅的。

图1，两种结构示意图，由小编摘自对应论文。

图2，不同步骤下的TEM切片，由小编摘自对应论文。

他们研究表明与7nm FinFET相比，Nanosheet在恒定功率下性能提高了25％以上，而在相同性能下功耗降低了50％，而且6／5／4nm 节点的FinFET的性能均不如Nanosheet。Nanosheet还具有光刻定义宽度的能力，从而可以在同一工艺中同时形成具有最佳电性效果的纳米片，和更高驱动电流的纳米片。IBM在2012年左右提出了Nanosheet这一名称，并于2015年与GLOBALFOUNDRIES和三星公司合作发表了一篇5nm Nanosheet论文。三星最近也宣布了其3nm Nanosheet工艺平台将于2021年面世。

第一代Nanosheet材料还将是硅，我询问了用于未来纳米片的替代材料，他们说，除非在后段（BEOL）或寄生电容电阻方面取得技术突破，否则沟道替代材料将不值得付出如此复杂的代价。您可以调整硅沟道的晶向，以获得更高的迁移率（可以将nFET晶向定为＜100＞，将pFET定为＜110＞，以使两者的迁移率最大化）。或者超越Nanosheet架构到CFET架构（堆叠了n和p型器件的Nanosheet）。我问他们这些是否会Nanosheet架构之后发生，他们表示无法发表评论。