本文由半导体产业纵横（ID：ICVIEWS）综合

更小，更快，更好。

近日，IEDM在旧金山举行。在 CMOS 逻辑技术中，晶体管技术的发布引人注目。除了宣布 2nm 代 CMOS 逻辑平台外，台积电还将报告使用单片制造的 CFET（互补 FET）制作逆变器原型的结果。英特尔将推出采用 6 nm 短栅极长度的纳米片 FET 的 CMOS 逻辑技术。imec 报告了下一代 CMOS 技术，该技术将 CFET 底部 p 沟道 FET 与背面接触和背面器件隔离相结合。

Imec 展示适用于 A7 工艺节点的双排 CFET 标准单元

在 2024 年 IEEE 国际电子设备会议 (IEDM) 上，世界领先的纳米电子和数字技术研究和创新中心 imec 展示了一种基于 CFET 的新型标准单元架构，该架构包含两排 CFET，中间有一个共享信号布线墙。

根据 imec 的设计技术协同优化 (DTCO) 研究，这种双排 CFET 架构的主要优势是简化了工艺，并显著减少了逻辑和 SRAM 单元面积。与传统的单排 CFET 相比，新架构允许将标准单元高度从 4T 降低到 3.5T。

图1-（8）单行 CFET 和（6）双行 CFET 的概念表示。触发器（D型触发器或 DF）的布局显示，从单行过渡到双行 CFET 时，单元高度和面积减少了224nm（或12.5%）

图2－构建双排 CFET 架构的虚拟工艺流程。该工艺流程使用3DCoventor 进行模拟，从“虚拟”CFET 晶圆厂的规格开始，预测未来的加工能力和设计裕度。放大图表示在 imec 的300 毫米研发洁净室设施内制造的单片 CFET 技术演示器的TEM

半导体行业在制造（单片）CFET 器件方面取得了长足进步，这些器件有望在逻辑技术路线图中取代全栅纳米片 (NSH)。n 和 pFET 器件的堆叠与背面供电和信号布线技术相结合，有望在功率、性能和面积 (PPA) 方面带来优势。然而，在电路层面，仍有多种选择可以将 CFET 集成到标准单元中，以维持或增强预期的 PPA 优势。尤其具有挑战性的是中线 (MOL) 连接，即将源极/漏极和栅极触点连接到第一条金属线（在背面和正面）的互连，并确保电源和信号的自上而下的连接。

从 DTCO 对标准单元架构的比较研究中，imec 表明双排 CFET 在 A7 逻辑节点的可制造性和面积效率之间实现了最优平衡。这种新架构从基单元开始，其中 CFET 的一侧针对电源连接进行了优化 - 包括一条电源轨 (VSS)，用于将电源从背面输送到顶部器件，以及为底部器件提供直接背面连接。另一侧针对信号连接进行了优化，通过提供中间布线壁 (MRW) 来实现从上到下的连接。然后通过镜像两个基单元形成双排 CFET 标准单元（具有两排堆叠器件），这两个基单元共享相同的 MRW 以实现信号连接（见图 1）。

imec DTCO 项目总监Geert Hellings：“我们的 DTCO 研究表明，每 3.7 个 FET 共享一个 MRW 足以构建逻辑和 SRAM 单元。与‘传统’单行 CFET 相比，这使我们能够将标准单元高度从 4T 进一步降低到 3.5T。这意味着 SRAM 单元的面积显著减少了 15％。与采用 A14 NSH 技术构建的 SRAM 相比，基于双行 CFET 的 SRAM 可使面积缩小 40％ 以上，为 SRAM 提供了进一步的缩放途径。”

由于两行 CFET 器件之间共享 MRW 沟槽，双行 CFET 还可以简化工艺。这消除了使用额外的高纵横比通孔来连接顶部和底部器件（如果需要）的需要，从而降低了 MOL 处理的复杂性和成本。

Geert Hellings 补充道：“自 7nm 技术节点以来，除了传统的器件缩放之外，通过 DTCO 进行的标准单元优化还在节点间密度增加中占据越来越大的份额。”

“对于我们对 CFET 架构的 DTCO 研究，我们从未来 CFET 晶圆厂设想的工艺能力开始，以确保与行业相关的工艺流程（图 2）。此外，我们通过在 imec 的 300 毫米洁净室中执行的技术概念验证来验证我们的虚拟晶圆厂概念。虚拟晶圆厂和真实试验线活动的结合是推进我们路线图的关键一步。”

同样在 IEDM 上，imec 通过实验展示了这种双排 CFET 架构的一个关键构建模块：一个功能性单片 CFET，其背面直接接触底部 pMOS 器件的源极/漏极。这是通过 EUV 背面图案化实现的，该图案化确保了密集的背面电源和信号布线，以及由正面、背面接触和后续背面金属层创建的源/漏极之间的紧密覆盖（<3nm 精度）（图 2）。

英特尔：展示互连微缩技术突破性进展

英特尔展示了有助于改善芯片内互连的新材料进步，通过使用减法钌，电容可提高 25%。英特尔还首次报告了使用异构集成解决方案实现 100 倍吞吐量改进的先进封装，以实现超快速芯片到芯片组装。为了进一步推动全栅 (GAA) 微缩，英特尔代工厂展示了使用硅 RibbonFET CMOS 和栅极氧化物模块进行微缩 2D FET 以提高设备性能。

英特尔技术研究团队是英特尔代工厂的一部分，过去 50 年来，该团队一直被称为组件研究团队。该团队致力于开发近期商业化的产品，而不是英特尔实验室的长远计划。技术研究团队以为英特尔的许多基础技术铺平道路而闻名，最新的创新技术（如 PowerVia 背面供电和 RibbonFET 环绕栅极架构）均源自该团队。

互连扩展取得突破

随着晶体管变得越来越小，连接它们的导线（互连线）也必须变得越来越小。铜是数十亿纳米级导线的首选材料，这些导线在芯片内部复杂的 3D 网格中传输电力和数据。事实上，现代芯片内部的互连线长达 50 英里。然而，缩小这些微观导线的能力正在逐渐减弱，而且大多数替代方案不适合大批量生产。这是迈向更小工艺节点的关键障碍。

就像您在家中用于电器的标准铜线一样，在晶体管之间传输电子的导线需要绝缘体（在这种情况下是介电涂层），以防止电子流向不该流向的地方。然而，导线还需要一个屏障来防止铜扩散，因为铜扩散可能会污染介电层。这个屏障会造成导线收缩的问题。

由于铜镶嵌工艺的要求，缩小处理器中的互连线非常困难，铜镶嵌工艺是一种用于制作互连线的添加工艺。首先，创建一个沟槽，然后在沟槽中的介电层顶部沉积一个屏障。然后在屏障顶部放置一个种子层，以便进行铜电镀；然后，在上面沉积铜。然后抛光掉顶部多余的材料。

如上图所示，减少铜量有助于使导线变细，但同时也会降低铜（本体）与阻挡层和种子层的比例，并且随着导线缩小，电阻率会呈指数增加。这意味着导线承载的电流会减少，从而降低设备速度（以及其他影响）并影响电容。

英特尔技术研究团队开发出一种适合大批量生产的工艺，使用钌代替铜，该工艺还具有气隙。

气隙是英特尔在 14nm 工艺节点引入的一项技术。该技术移除了绝缘电介质的部分，取而代之的是空气（空气的介电常数约为 1.0），以降低电容（英特尔声称 14nm 工艺的电容提高了 17%）。

英特尔表示，其带有气隙的减法钌工艺可在 25 纳米以下间距（互连线之间的中心到中心距离）下提供高达 25% 的匹配电阻电容。英特尔表示，其研究团队“首次在研发测试载体上展示了一种实用、经济高效且与大批量制造兼容的带有气隙的减法钌集成工艺，该工艺不需要在通孔周围设置昂贵的光刻气隙禁区，也不需要选择性蚀刻的自对准通孔流程。”

英特尔计划首先将这种技术用于间距最小的最关键层，而标准铜镶嵌将用于较大的上层。当然，Rutheniuem 也将有利于其 PowerVia 背面供电。最终，这些较小的导线将能够连接到较小的晶体管，英特尔表示，这项技术可能会在未来的英特尔代工厂节点中使用。

环栅（GAA）晶体管的突破

英特尔的 RibbonFET 是 FinFET 问世 13 年以来英特尔的首款新型晶体管设计。它是英特尔首款全栅 (GAA) 晶体管，首次亮相时采用 20A 和 18A 节点。它采用堆叠的纳米片，完全被栅极包围，而不是像 FinFET 那样三面包围鳍片。

现在，挑战在于进一步缩小 GAA 设计，英特尔正在通过标准硅设计和使用新的 2D 材料来解决这一问题。借助标准硅，英特尔的晶体管披露显示增强的全栅极 RibbonFET CMOS 缩放，栅极长度为 6nm，纳米带/纳米片厚度为 1.7nm，同时提供改进的短通道效应和更高的性能。

在第一面，右侧的栅极长度与电子速度图显示了令人印象深刻的曲线。幻灯片中间的表格显示了与现有晶体管技术的比较，其中纳米带的 Tfin/Tsi（鳍片厚度/纳米带厚度）几乎是 FinFET 中使用的鳍片厚度的两倍。

最大的问题是，硅之后是什么？

在 CFET 晶体管问世之后，GAA 的下一步是将 NMOS 和 PMOS 晶体管中使用的材料改为 2D 材料（厚度只有几个原子）。英特尔使用原子厚度的过渡金属二硫化物 (TMD) 材料取得进展，人们普遍认为，TMD 材料是硅之后使用的材料。

英特尔使用钼基材料制造了栅极长度为 30nm 的 2D 全栅极 NMOS 和 PMOS 晶体管。英特尔声称，这一努力实现了“同类最佳的 NMOS 驱动电流”，比第二好的已发布结果提高了 2 倍。右侧图表显示，该研究工具的表现优于其他类似的 TMD 探索性研究。

英特尔的晶体管专题还回顾了过去 60 年的晶体管技术，并呼吁业界采取行动，开发在低于 300mV 的超低 Vdd（电源电压）下工作的晶体管，这比今天的 1V 范围大幅降低。这是 2030 年代和 2040 年代的延伸目标。

封装突破

英特尔的新选择层转移 (SLT) 技术能够以极高的速度将整个芯片晶圆连接到另一个晶圆上 — 英特尔表示，SLT 可将芯片到芯片组装过程的吞吐量提高 100 倍。借助 SLT，可以一次性将整个充满芯片的晶圆连接到底层晶圆，并且可以选择单个芯片进行键合，而其他芯片则可以排除。该技术使用无机红外激光脱键合。

英特尔还指出，SLT“使超薄芯片具有更好的灵活性，与传统的芯片到晶圆键合相比，可以实现更小的芯片尺寸和更高的纵横比。”英特尔对这项新技术的描述并不完全清楚，所以我们希望从演示中了解更多信息。这似乎将成为使用重组晶圆的方法的绝佳替代方案。一旦我们了解更多信息，我们将在这里添加更多细节。

英特尔还将受邀在 IEDM 上就未来的封装解决方案发表演讲。上面的幻灯片展示了 EMIB-T，此前从未披露过。提醒一下， EMIB 是英特尔的嵌入式多芯片互连桥，是 一种将芯片连接在一起的低延迟、低功耗和高带宽互连。

英特尔透露，EMIB-T 代表 EMIB-TSV。此变体标志着首个使用 TSV 通过桥接器发送信号（而不是将信号绕过桥接器）的 EMIB 实现。

在 IEDM 上，英特尔将提交七篇论文，并与imec、Aixtron 和罗马第二大学等合作伙伴提交另外两篇论文。

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       原文标题 : IEDM 2024上，0.7nm来了