DRAM

前沿DRAM的电容器结构是高深宽比的“ 3D”器件，与当前的逻辑器件类似，DRAM没有通过堆叠有源元件进行微缩。图12在顶部表中按公司列出了DRAM节点，在图底部是一些关键结构图。

图12． DRAM节点。

随着DRAM节点前进到低于4x nm的水平，具有埋入式字线的埋入式鞍形鳍访问晶体管开始使用（见图左下角）。右下角展示了电容器结构向具有两个氮化硅“ MESH”支撑层的高深宽比结构的发展过程。DRAM电容器结构正达到该技术的机械稳定性极限，并且介电常数k值也停滞不前，DRAM微缩比例正演变为每个节点仅微缩一个纳米。

图13展示了按曝光类型和公司分类的掩模数量。

图13． DRAM掩模计数。

从图13可以看出，从2x到2y代，掩模数量有了很大的增长。性能和功耗要求推动了这种增加，因为外围逻辑电路需要更多晶体管类型和阈值电压。

在1x节点上，三星是第一家将EUV引入DRAM生产的公司，EUV层的数量在1a，1b和1c节点上有所增加。SK海力士也有望实施EUV，我们目前不希望美光实施EUV。

图14展示了逐年DRAM比特密度的趋势。

图14． DRAM位密度。

在图14中，比特密度是产品容量除以以平方毫米为单位的芯片尺寸。图14可以看出，从2105年左右开始，比特密度的增长开始放缓。目前，DRAM的比特密度受到电容器自身的限制，目前尚不清楚解决方案是什么。长期来看，可能需要一种新型的内存来代替DRAM。DRAM要求具有较高耐久性和相对较快的访问速度，目前，MRAM和FeRAM似乎是唯一有可能满足速度和耐久性要求的选择。由于MRAM需要相对较高的电流来切换，因此需要较大的选择器晶体管，从而限制了将MRAM缩小至具有竞争力的密度和成本的能力。FeRAM也是一种潜在的替代品，在IMEC等地方引起了很多关注。

图15展示了DRAM单位比特成本趋势。

图15． DRAM单位比特成本趋势。

图15是基于战略成本和价格模型中的晶圆成本估算值与图14中的单位比特密度相结合得出的。所有晶圆厂都是新建工厂，每月产能为75，000片晶圆，因为这是2020年DRAM晶圆厂的平均产能。这里假设的公司与国家对应关系是，美光－日本，三星／SK海力士－韩国。

这些计算不包括封装测试成本，也没有考虑划片槽宽度或芯片良率。

在此图中，较高的掩模数和较慢的比特密度增长的组合导致从每节点成本降低0．70倍减缓至每节点成本降低0．87倍。

结论

NAND已经成功地从2D过渡到3D，并且可以一路微缩至2025年左右。在2025年之后，可能会有非常高的层数，但是除非在工艺或设备效率方面取得突破，否则单位比特成本的降低可能会结束。

今天的前沿逻辑利用3D FinFET结构，但直到2025年左右引入CFET之后，它才是真正的堆叠器件的3D技术。通过从FinFET到HNS到CFET的过渡，逻辑有可能继续微缩至2020年代末，之后成本降低可能会放缓。

DRAM是3个市场领域中最受限制的领域，其微缩和成本降低已经显着放缓，并且目前尚无解决方案。较慢的比特密度和成本下降可能会持续到2025年左右，那时可能需要一种新的存储器类型。