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英特尔发布全新的制程节点命名体系:争取2025年追上台积电三星

正如英特尔公司CEO Pat Gelsinger所言:“我们正在加快制程工艺创新的路线图,以确保到2025年制程性能再度领先业界。”

在今日凌晨举办的先进工艺及封装技术大会上,除了公布有史以来最详细的制程技术路线图以及公司在封装、晶圆代工、极紫外光刻(EUV)工艺上的规划以外,英特尔还宣布了一个令人震惊的消息:将为高通提供代工服务,这还是开天辟地头一次。高通也将因此成为英特尔重整代工业务以来最大、最具重量级的客户。

英特尔发布全新的制程节点命名体系:争取2025年追上台积电三星

英特尔CEO帕特·基辛格介绍英特尔的制程和封装技术路线图(图片源自英特尔)

全新的制程节点命名体系

据Pat Gelsinger介绍,从2021年至2025年,英特尔计划每年至少都将推出一款新的中央处理器CPU),而且每一款都将基于比前一代更先进的晶体管技术。英特尔公司还公布了未来四年将要推出的5个制程工艺发展阶段,包括10nm、7nm、4nm、3nm以及20A。这次,英特尔还为其制程节点引入了全新的命名体系,其中包含新的节点命名和实现每个制程节点的创新技术如下:

英特尔发布全新的制程节点命名体系:争取2025年追上台积电三星

(图片源自英特尔视频会议截图,下同)

Intel 7(此前称之为10nm Enhanced SuperFin)

通过FinFET晶体管优化,每瓦性能比英特尔10纳米SuperFin提升约10% - 15%,优化方面包括更高应变性能、更低电阻的材料、新型高密度蚀刻技术、流线型结构,以及更高的金属堆栈实现布线优化。Intel 7将在这些产品中亮相:于2021年推出的面向客户端的Alder Lake,以及预计将于2022年第一季度投产的面向数据中心的Sapphire Rapids。

●Intel 4(此前称之为Intel 7nm)

与Intel 7相比,Intel 4的每瓦性能提高了约20% ,它是首个完全采用EUV光刻技术的英特尔FinFET节点,EUV采用高度复杂的透镜和反射镜光学系统,将13.5纳米波长的光对焦,从而在硅片上刻印极微小的图样。相较于之前使用波长为193纳米的光源的技术,这是巨大的进步。Intel 4将于2022年下半年投产,2023年出货,产品包括面向客户端的Meteor Lake和面向数据中心的Granite Rapids。

● Intel 3

Intel 3将继续获益于FinFET,较之Intel 4,Intel 3将在每瓦性能①上实现约18%的提升。这是一个比通常的标准全节点改进水平更高的晶体管性能提升。Intel 3实现了更高密度、更高性能的库;提高了内在驱动电流;通过减少通孔电阻,优化了互连金属堆栈;与Intel 4相比,Intel 3在更多工序中增加了EUV的使用。Intel 3将于2023年下半年开始生产相关产品。

●Intel 20A

PowerVia和RibbonFET这两项突破性技术开启了埃米时代。PowerVia是英特尔独有、业界首个背面电能传输网络,它消除晶圆正面的供电布线需求,优化信号布线,同时减少下垂和降低干扰。RibbonFET是英特尔研发的Gate All Around晶体管,是公司自2011年率先推出FinFET以来的首个全新晶体管架构,提供更快的晶体管开关速度,同时以更小的占用空间实现与多鳍结构相同的驱动电流。Intel 20A预计将在2024年推出。

●Intel 18A

从Intel 20A更进一步的Intel 18A节点也已在研发中,将于2025年初推出,它将对RibbonFET进行改进,在晶体管性能上实现又一次重大飞跃。

英特尔发布全新的制程节点命名体系:争取2025年追上台积电三星

为何要如此命名?

一直以来,芯片业界都是采用基于纳米的方式对传统制程节点进行命名,英特尔此次引入全新的名字体系有何深意?实际上,英特尔一直沿用这种历史模式,即使用反映尺寸单位(如纳米)的递减数字来为节点命名。但在如今整个行业使用着各不相同的制程节点命名和编号方案的情况下,这些多样的方案既不再指代任何具体的度量方法,也无法全面展现如何实现能效和性能的最佳平衡。

为此,英特尔引入了基于关键技术参数——包括性能、功耗和面积等的新命名体系。从上一个节点到下一个节点命名的数字递减,反映了对这些关键参数改进的整体评估。同时,随着芯片工艺制程逼近极限,行业越来越接近“1nm”节点的局面下,英特尔改变命名方式以更好地反映全新的创新时代。比如在Intel 3之后的下一个节点被命名为Intel 20A,这一命名反映了向新时代的过渡,即工程师在原子水平上制造器件和材料的时代——半导体的埃米时代。这种命名体系将创建一个清晰而有意义的框架,来帮助行业和客户对整个行业的制程节点演进有更准确的认知,进而做出更明智的决策。这也是为了顺应英特尔代工服务(IFS)的推出,以便于让客户比以往都更加清晰了解情况。

两大创新性技术:RibbonFET和PowerVia

英特尔在演讲中提到,公司将于2024年上半年推出的Intel 20A会成为制程技术的又一个分水岭。它拥有两大开创性技术——RibbonFET的全新晶体管架构,名为PowerVia的史无前例的创新技术,可优化电能传输。

英特尔发布全新的制程节点命名体系:争取2025年追上台积电三星

全新晶体管架构RibbonFET

在上文中我们提到,步入Intel 20A阶段,英特尔的工艺名称指的是埃而不是纳米,这也意味着英特尔将从FinFET设计过渡到一种新的晶体管(GAAFET),而英特尔将其称之为RibbonFET(也有的芯片厂商将其称为MCBFET)。人们预计,随着摩尔定律逼近极限,FinFET设计无法再为先进工艺制程提供支持时,GAAFET设计将会成为主流。相比之下,FinFET依赖于源极/漏极的多个量化鳍片和多个鳍片轨迹的单元高度,而GAAFET支持可变长度的单个鳍片,从而允许在功率、性能或面积方面优化每个单独单元器件的电流。

据英特尔介绍,RibbonFET是一个Gate All Around晶体管,从设计上看,这个全新设计将栅极完全包裹在通道周围,可实现更好的控制,并在所有电压下都能获得更高的驱动电流。新的晶体管架构加快了晶体管开关速度,最终可打造出更高性能的产品。通过堆叠多个通道,即纳米带,可以实现与多个鳍片相同的驱动电流,但占用的空间更小。通过对纳米带的部署,英特尔可以使得带的宽度可以被调整,以适应多种应用。

早在去年的国际VLSI会议上英特尔就曾披露过关于GAAFET设计的相关信息,当时被告知英特尔批量实施GAAFET设计的时间会在5年内。如今,英特尔的20A工艺将采用RibbonFET设计,根据上述路线图,很可能在2024年底实现规模化量产。

当然,GAAFET设计也并非英特尔独家专属,台积电预计将在2nm工艺上采用GAAFET设计,而三星将在其3nm工艺节点中引入GAAFET设计。其中三星可能是第一个迈入GAAFET大门的。

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全新背面电能传输网络PowerVia

另外一项全新技术——PowerVia,这是由英特尔工程师开发的全新背面电能传输网络,也将在Intel 20A中首次采用。众所周知,现代电路的制造过程从晶体管层M0作为最小层开始,在此之上以越来越大的尺寸添加额外的金属层,以解决晶体管与处理器不同部分之间所需的所有布线。这种传统的互连技术产生的电源线和信号线的互混,导致了布线效率低下的问题,会影响性能和功耗。通过PowerVia技术,英特尔把电源线置于晶体管层的下面,通过消除晶圆正面的电源布线需求,可腾出更多的资源用于优化信号布线并减少时延。通过减少下垂和降低干扰,也有助于实现更好的电能传输。该技术降低了设计上的IR压降,这在更先进的工艺节点技术上越来越难以实现以提高性能。当该技术在高性能处理器上大量使用时,将会很有趣。

英特尔发布全新的制程节点命名体系:争取2025年追上台积电三星

更加先进的封装路线图

EMIB:首个2.5D嵌入式桥接解决方案

自2017年以来,英特尔一直在出货EMIB产品,EMIB技术专为布局在2D平面上的芯片到芯片连接而设计。它将中介层和基板结合,使用小型硅片并将其直接嵌入基板中,英特尔将其称为桥接器。桥实际上是两半,每边有数百或数千个连接,并且芯片被构建为连接到桥的一半。现在,两个芯片都连接到该桥接器,具有通过硅传输数据的好处,而不受大型中介层可能带来的限制。如果需要更多带宽,英特尔可以在两个芯片之间嵌入多个桥接器,或者为使用两个以上芯片的设计嵌入多个桥接器。此外,该桥的成本远低于大型中介层。在 EMIB 的路线图方面,英特尔将在未来几年减少凸点间距。当芯片连接到嵌入在基板中的桥时,它们通过凸块连接,凸块之间的距离称为间距——凸块间距越小,在同一区域内可以建立的连接越多。这允许芯片增加带宽或减小桥接尺寸。

●Foveros:首个3D堆叠解决方案

英特尔于2019年通过Lakefield推出了其芯片到芯片堆叠技术,3D堆叠在很大程度上与 EMIB 部分中提到的中介层技术非常相似。通过将硅片放在彼此的顶部,完整的3D堆叠方式带来的好处包括,数据路径更短,功率损耗更少,时延更低。据介绍,Meteor Lake是在客户端产品中实现Foveros技术的第二代部署。该产品具有36微米的凸点间距,不同晶片可基于多个制程节点,热设计功率范围为5-125W。

●Foveros Omni:第三代Foveros技术

Foveros Omni允许顶部裸片从基础裸片悬垂,铜柱从基板一直延伸到顶部裸片以提供电源,通过高性能3D堆叠技术为裸片到裸片的互连和模块化设计提供了无限制的灵活性。Foveros Omni允许裸片分解,将基于不同晶圆制程节点的多个顶片与多个基片混合搭配,预计将于2023年用到量产的产品中。

● Foveros Direct:第四代 Foveros

Foveros Direct实现了向直接铜对铜键合的转变,它可以实现低电阻互连,并使得从晶圆制成到封装开始,两者之间的界限不再那么截然。Foveros Direct实现了10微米以下的凸点间距,使3D堆叠的互连密度提高了一个数量级,为功能性裸片分区提出了新的概念,这在以前是无法实现的。Foveros Direct是对Foveros Omni的补充,预计也将于2023年用到量产的产品中。

英特尔在极紫外光刻(EUV)工艺上的新规划

在演讲者,英特尔还提到了关于极紫外光刻(EUV)工艺上的新规划,英特尔将成为光刻机龙头ASML下一代EUV技术(High-NA EUV)的主要客户。英特尔有望率先获得业界第一台High-NA EUV光刻机,并计划在2025年成为首家在生产中实际采用High-NA EUV的芯片制造商。

据悉,High-NA EUV光刻机的目标是将制程推进到1nm及以下。在ASML的规划中,第二代EUV光刻机的型号将是NXE:5000系列,其物镜的NA将提升到0.55,进一步提高光刻精度,半导体工艺想要突破1nm制程,就必须靠下一代光刻机(High-NA EUV)。不过这也将更加昂贵,曾传出其成本超过一架飞机,约3亿美元。

High-NA EUV光刻机的演进也并非一帆风顺,未来工艺节点向高数值孔径光刻的过渡不仅需要来自系统供应商(例如 ASML)的巨大工程创新,还需要对合适的光刻胶材料进行高级开发。EUV 光刻演化的一个经常被低估的方面是相应光刻胶材料的相应开发工作,寻找合适的光刻胶必须与系统开发同时进行。ASML预计将在2022年完成第一台High-NA EUV光刻机系统的验证,并计划在2023年交付给客户。ASML宣布,它现在预计High-NA 设备将在 2025 年或 2026 年(由其客户)进入商业量产。如三星、台积电和英特尔等的客户们也一直呼吁开发High-NA 生态系统以避免延误。

牵手高通AWS

在客户方面,英特尔宣布,AWS亚马逊云将成为首个采用英特尔代工服务(IFS)先进封装解决方案的客户,而高通将成为采用Intel 20A先进制程工艺的客户,这还是开天辟地头一次。

众所周知,高通在手机芯片市场占据主导,该公司将使用英特尔的20A芯片制造工艺,并借助新的晶体管技术来降低芯片能耗。不过这件事还有点遥远,如果不跳票的话,也要在2024年以后才能看到高通采用英特尔的20A工艺,也就是说咱们至少还得等待3年。

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