缩放工艺日益困难台积电独自开发3D芯片堆叠技术

2011-12-14 17:01

　　【OFweek电子工程网原创】：台积电表示将尝试独自开发3D芯片堆叠技术，成为未来该技术产品的唯一供应商。此举对台积电而言具有商业意义，但一些无工厂芯片设计公司认为其缺乏技术水平，这也限制了他们的选择。

　　当传统半导体缩放工艺技术的发展变得日益困难之时，3D芯片堆叠被视为芯片设计的一个战略性的新方向。但是，代工厂、包装厂以及芯片制造商们仍在争论应该如何解决3D芯片叠层制造中的技术困难。

　　与使用多个代工厂、包装厂和其它合作伙伴相比，台积电称其方案将更简单、更可靠且成本更低。在初期台积电将专注于开发硅穿孔技术（through-silicon vias），然后再提高自己工厂的包装能力。

　　台积电为包括赛灵思公司在内的五家公司生产了3D测试芯片，赛灵思选择Amkor作为包装厂。台积电高级研发总监Doug Chen-Hua Yu表示，这第一批3D客户可以选择继续使用外部合作伙伴，但对于新客户，只有台积电一个选择。

　　Yu说：“有些客户，但不是全部，希望我们与其它厂商合作，但很多客户非常喜欢我们的方案。”

　　台积电认为，只使用一家代工厂可以减少运输过程中3D IC的薄晶圆发生破碎的情况，也避免了关于哪一方应为产品损坏而负责的纠纷。另外，通过省去不必要的步骤，还可以降低成本。

　　至于台积电打算如何发展目前包装厂所具备的测试、组装和衬底技术，Yu表示：“我们的新方案才出来两到三个季度，我们在这个领域与很多客户有过合作，也发现了这个可靠性问题变得越来越严重、危险和复杂。所以必须有人出来承担责任和挑战，这是一个新的局面，恐怕以往的商业模式已经过时了。”

　　赛灵思打算继续与台积电和Amkor等多个代工厂和包装厂合作制造2.5D芯片，如今年年初时公布的Virtex 2000T。

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