碳化硅（SiC）上的栅氧化膜会严重影响SiC金属氧化物半导体场效应晶体管（MOSFET）的性能。本文作者通过电容 － 电压（C－V）测试研究了应力／应变引起的曲率对栅氧界面态密度（Dit）的影响。外延晶片的曲率通过薄膜应力测量系统进行测试。在干热氧化过程中，压缩／拉伸曲率导致SiO2的正Vfb偏移（负固定电荷），SiO2 ／ SiC的界面态密度增加。另外，文章还发现样品的横光学（TO）声子波数与薄膜的曲率有关，这表明应力主要会影响SiO2 ／ SiC的界面。根据实验结果，本文作者提出“无应力”氧化膜可能是SiC－MOSFET应用的最佳选择。

实验选择4英寸SiC全晶片进行，其可以测量由应力引起的曲率。4° 偏角n型4H－SiC（0001）Si面衬底，其上生长为有效载流子密度（Nd－Na）8×10E15cm－3下氮掺杂的（12μm）外延层，可用于制造MOS电容。通过薄膜应力测量系统FLX－2320－S测量样品的曲率半径（R）。所选拉伸样品A和B的曲率分别为－0．0132和－0．0091（1／m）。在室温下将硼离子以固定能量（110keV）和不同剂量注入样品C和D的（000－1）C面（背面）。在硼注入后，我们发现样品C和D由初始阶段的拉伸状态变为压缩。

图1显示了样品A的C－V特性。高频C－V特性曲线在f ＝100 kHz下测量，其信号幅度小于30 mV；准静态C－V曲线在斜坡电压扫描速率50 mV／s下测量。根据（准静态电容 － 电压）QSCV和高频C－V曲线，由泊松方程计算得到理想的C－V曲线，如图1所示。

拉伸（样品A和B）和压缩（样品C和D）样品的平带电压（Vfb）在100kHz高频C－V特性曲线下估算。如图2所示，对于拉伸样品（A和B）获得正的Vfb偏移电压，表明在干氧化期间出现负的固定电荷。

我们通过C－Ψs方法来评估界面态密度。利用以下公式：

q代表电荷，CQS，Cideal和Cox分别代表每个区域的准静态，理想和氧化下的电容。界面态密度（Dit）如图3所示。样品C在Ec－E ＝ 0．2eV处的Dit值为3．01×10E12eV－1cm－2，约为样品A的三分之一。因此，通过离子注入可以降低拉伸应力，这对于减少上面讨论的Dit和Vfb是有效的。然而，值得注意的是，尽管C面离子注入之前的曲率质量是相似的，但较大的压缩样品B的Dit是大于C的。 因此，极端压缩应力是Dit增加的另一个原因。

图4显示了拉伸／压缩应力与Dit之间的关系。该结果表明Dit随着拉伸应力的释放而减小并且随着压缩应力的增加而增加。因此，Dit的减小被认为是由拉伸／压缩应力的终止引起的。

为了探究机理，进行了用于应力表征的傅立叶变换红外（FTIR）光谱。我们采用了FTIR衰减全反射（ATR），它也可被用于研究SiC上热生长氧化物的微观结构，以分析SiO2的应力。ATR测量在单个反射系统上进行，并且在Varian Excalibur 3100上采用入射角为45°的单晶ZnSe棱镜。如图5所示，这些光谱中的主要表现为TO和LO的特征峰，对应于由组分SiO4四面体的不对称Si－O伸缩振动。