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高精度SAR模数转换器的抗混叠滤波考虑因素

简介

在物联网和云计算成为生活一部分,在行业媒体大肆宣扬之际,通过采用最先进的技术和优化设计,老式电子元件并未停止前进的步伐。其中一个例子是模数转换器,该器件现在可以超过每秒一兆次采样(MSPS)的速率实现32位分辨率,轻松通过传统的计量基准测试。

这些高精度转换器可以显示高于16位的分辨率,规定可比静态和动态特性,并且在仪表仪器和大型通用采集系统(测试、设备认证)、专业系统(医疗应用和光谱学数字成像)等专用领域以外,它们已经进入许多过程控制应用、可编程控制器、大型电机控制以及电能输配等领域。目前,几种ADC架构在精度方面不相上下;根据不同需求,具体的选择视模数转换原理、逐次逼近寄存器(SAR)以及Σ-Δ而定,在数MSPS速率下,这些架构分别支持最高24位或以上的分辨率,为24位或更多,在几百kSPS速率下支持32位分辨率。当面对这些分辨率和精度水平时,这些转换器提供的有用动态范围很容易超过100 dBFS(满量程)的神奇屏障,用户面临的真正挑战体现在为要数字化的信号设计模拟调理电路,以及相关抗混叠滤波器的设计两个方面。在过去的二十年中,采样速率和滤波技术已经有了很大的发展,现在我们可以结合运用模拟和数字滤波器,在性能和复杂性之间达到更好的平衡。

图1所示为适用于数据采集系统的这类分区的一个典型示例。在调节差分或非差分信号(放大、缩放、自适应和电平转换等)之后,在数字化之前对后者进行滤波以满足奈奎斯特准则。根据ADC的过采样速率,要使用额外的数字滤波来达到采集系统的规格要求。

由于对超宽输入动态范围的需求增加,许多上述应用采用了最先进的高分辨率ADC。随着动态范围的增加,系统性能预计会提高,模拟调节链会减小,拥堵、能耗,甚至是材料成本都会下降。

过采样及其好处

在超快高分辨率模数编码器出现之前,一般通过以下办法解决动态范围问题:使用快速可编程增益放大器、更快的比较器和/或并联若干ADC,最后加上合适的数字处理模块,以实现强信号的数字化,区分接近噪声水平的小信号。在这些陈旧并且现已过时的架构中,这样做会带来复杂的电路,很难开发,并且在线性度、带宽和采样频率方面都受到限制。当今的替代方案是,借助更经济的现代ADC的高采样速率,达到运用过采样技术的目的。以高于奈奎斯特定理要求的最小值的 FSE 速率对信号进行采样,可以通过处理和增加编码器的信噪比来执行增益运算,并因此增加有效位的数量。实际上,量化噪声和热噪声被同化为白噪声,该噪声在整个奈奎斯特频带及以外均匀分布。过采样之后,通过滤波和严格以最小所需采样速率(或2 × BW)限制有用频带,频带每降低一个倍频程,噪声能量将降低3 dB,如图2所示。换句话说,过采样因子为4时最为理想,在理论上使信噪比增加了6dB;即是说,增加了一位,如等式1所示:

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图1.典型测量信号链。

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图2.通过添加数字抽取滤波器比较频谱噪声密度。

总之,过采样有两个优点,一是可以提升信噪比,二是可以放宽对位于ADC之前的抗混叠模拟滤波器的要求。

抗混叠滤波器:分区困境

理想情况下,与ADC相关的滤波器,特别是那些负责解决频谱混叠问题的滤波器,相比其精度,其幅度响应带宽必须尽可能平坦,同时其带外衰减还要能满足其动态范围要求。过渡带一般要尽可能陡。因此,这些抗混叠低通滤波器在特性上有特定的要求,必须能消除寄生镜像、噪声和其他杂散音。根据具体应用,还要特别注意相位响应,也要补偿任何过大的相移。虽然有许多建议被认为属于基础建议,但是,如果要将这些建议与指定的24位或32位转换器的要求结合起来,并且这些转换器的积分非线性误差仅为几LSB,再加上其他类似的静态和动态参数,有些建议实现起来会极其困难。

如前所述,过采样在此非常重要,因为它不仅能提升信噪比,还能放宽对模拟抗混叠滤波器规格及其截止频率的要求。如图3所示,过采样分布在-3 dB条件下截止频率与阻带起点之间的过渡带。

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图3.过采样分布在-3 dB条件下截止频率与阻带起点之间的过渡带。

最新的技术为近年来显著提升的高精度SAR ADC转换速率提供了可能,目前在18位分辨率下,此等转换速率在1 MSPS与15 MSPS之间。相比之下,具有同等分辨率的宽带Σ-Δ ADC的速率几乎要低一个数量级,存在突出的延迟问题,并且其通带纹波太高,无法用于数据采集系统、其他测量仪器仪表等应用。基本而言,总体计量精度决定着后者的特性,这与静态(dc)和动态(ac)参数都有关系,因此这些系统中的转换器和附带的模拟调理电路在规格上必须达到顶级要求。

这些规格包括失调、增益和对应的漂移误差、积分非线性(INL)和差分(DNL)误差等常见特性,还包括信噪比(SNR)、谐波失真和杂散音(无杂散动态范围(SFDR))。SAR ADC在部分这些参数以及瞬态响应、模拟输入过载和零延迟方面具有明显的竞争优势(INL),为单次模式下多路输入系统的运行或采集的触发提供了保障。

相反,除LTC2512和LTC2500-32以外,大多数SAR ADC不包括数字滤波器,因此其运行不受一些不可避免的数字低通滤波的阻碍或限制,否则,就会在计算精度、带通纹波、衰减阻带抑制、传播时间和功耗之间进行平衡。在大多数情况下,用户无法控制这些Σ-Δ转换器的内部滤波器系数值,不得不凑合了事。

LTC2378-20:市场上的首款20位SAR ADC

在对性能的角逐中,2014年,凌力尔特公司(现为ADI公司的一部分)向客户推出了具有20位分辨率和真正线性度的第一款逐次逼近型ADC,将竞争对手打了个措手不及。LTC2378-20是一款出色的转换器,在接近MSPS的所有其他竞争产品中仍然保持着自己的优势。

LTC2378曾经的友敌,AD4020是ADI公司首款能以1.8 MSPS速率数字化10 V峰峰值差分信号的20位SAR ADC。它结合了低噪声、低功耗以及LTC2378的所有特性:动态压缩、钳位电路、电荷转移补偿,支持使用低功耗精密放大器(高阻抗模式)等。采用1.8 V电源供电,1.8 MSPS速率下,功耗仅为15 mW。350 ns的转换时间创下纪录,使其在延长采集时间或读取数据方面游刃有余。其采用10引脚MSOP或10引脚QFN封装,与AD40xx家族的其他16位至18位成员相同。在–40°C至125°C温度范围内,其规格和运行完全有保证。

LTC2378-20和AD4020的采样速率分别为1 MSPS和1.8 MSPS,为过采样带来了具有重要意义的可能性,特别是音频频段或更高频段。为此,必须在外部FPGA或DSP中搭载定制型抽取滤波器。如前所述,可以绕过后者,以在必要时将其延迟降至最低。基于这些初级采样速率值,考虑到0 kHz至25 kHz频段,相应的过采样因子约为16或32,处理增益为12 dB至18 dB,同时还严格按照奈奎斯特定理,简化了常规操作条件下的抗混叠低通滤波器。

ADC至DSP链路:一切皆为串行

近年来,半导体行业及其设计师圈子明显倾向于减小元件尺寸,使外壳引脚真正瘦身,并且还要调整需要与SPI总线、同步串口等连接的几乎所有串行数字输入或输出。问题是,这些转换器却没有留下用于抽取样本和控制ADC的各功能选项的串行接口。根据其规格,这些串行接口兼容SPI或DSP串口,但实际并非如此。它们最多隐藏了负责设置时钟信号节奏的移位寄存器,用于从器件中提取数据,或者在配置期间注入数据。就如所有这些SAR ADC一样,LTC2378-20和AD4020在频率上要求串行时钟(SCK)在额定采样速率下,以20位为单位恢复数据。由于数据读取阶段严格限制在采集时间(约300 ns)范围以内,因此在转换期间,必须将外部访问时的数字活动减至完全静音;并且要以1 MSPS的采样速率,在分配的时间内从采样恢复所有位,时钟频率必须达到60MHz以上。无论是产生这样的时钟频率,还是要在接收器端实现的时间规格,对于负责从ADC收集数据的控制器上的接口来说,这都是严格的限制。LTC2378-20要求最低SCK信号频率达到64 MHz,这意味着,它不能连接任何通用微控制器或搭载最高频率略微超过50 MHz的同步串口(SPORT)的DSP,Blackfin处理器?家族的一些成员除外,如ADSP-BF533、ADSP-BF561,其速率可以达到90 Mbps。因此,有人担心,需要使用搭载了低抖动时钟产生电路相关的大型CPLD或FPGA。串行输出SAR ADC的大多数数字接口或多或少具有相同的时序和逻辑信号模式,如图4所示。对于SDI配置输入,除了级联模式之外,还对它提出了低得多的频率要求。ADC采样周期的等效全周期时间为

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(2)

故定义最大采样频率,其构成为:

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(3)

其本身由输出数据的读取速率调理,其中,

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(4) tsck = 1/Fsck

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图4.AD4020的时序图。

幸运的是,AD4020的转换时间超短,为325 ns,采样速率为1 MSPS,采样时间为675 ns,基于此,其串行数据读取频率低于33 MHz,与DSP同步串口(如SHARC? ADSP-21479)相当,功耗也非常低。

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