一文了解DDR3系列之容性负载补偿
作者:周伟 一博科技高速先生团队队员
容性负载?是负载呈容性,还是带容性的负载?呵呵,这不一个意思嘛,中国的语言,难怪老外觉得很难搞懂,自己人都被绕晕了。负载怎么会呈容性呢?这个主要是在多负载的情况下,如下图一所示,由于分支和负载较多,不可避免的会增加过孔来连通信号,普通过孔是呈容性的,其次还有芯片封装上的寄生电容(约0．33～0．44pF),另外还有Die上的寄生电容(约0．77～2．12pF),所有的这些电容会降低信号线的有效特征阻抗(请看高速先生前期的文章:PCB设计中关于反射的那些事系列)。
图一
过孔为什么会呈现容性?这和其本身的结构及尺寸有关,请看下面的近似计算。
以8mil孔径,18mil pad,27mil反焊盘,1．6mm通孔为例计算过孔的参数。
? 过孔寄生电容 :
? 过孔寄生电感 :
? 那么过孔的近似特征阻抗为:
此公式是将过孔等效为传输线的模型来计算的,如果常规我们单端信号是50欧姆的特征阻抗,过孔的阻抗如上计算约为45欧姆,拉低了整体的特征阻抗,所以说呈现容性效应。
同样,如果再考虑封装电容及Die电容的容性,那么整个负载的有效阻抗就会更低于PCB的设计阻抗,这样就会导致整体的阻抗不连续。
通常我们有两种方法来进行容性负载的补偿(相对于单端50欧姆的目标阻抗来说),其一是减小主干线路(变粗)的阻抗,其二是加大分支处(变细)的线路阻抗,使得整体的负载阻抗维持在50欧姆左右。
好了,口说无凭,让我们来联系下实际吧。
还是拿芯片行业的龙头老大来举例,如果大家经常看Intel的设计指导,就会看到他们关于DDR3的主干线路阻抗(40欧姆左右)控制都比50欧姆小,而且通常这样的设计负载又很多(DIMM条就更不用说了),这个不正是降低主干线路阻抗的一种印证嘛!请看如下表所示。
出自Intel Romley PDG
第二种处理方式就是内存条的设计了,如下图二为内存条的设计图。
图二 内存条设计
从上图可以看到,地址信号的主干线路线宽为7．5mil,而到了颗粒端就变成了3mil,除了布线密度上面的考虑外,主要还是为了补偿容性负载。
同时,高速先生也做了仿真来验证容性负载补偿是否真的有效,拓扑结构如下图三所示。
图三 仿真拓扑结构
在正常控制PCB板上阻抗为50欧姆的情况下(不做容性负载补偿),仿真波形如下图所示。
将主干线路的阻抗控制为42欧姆(有容性负载补偿),仿真波形如下图所示。
为了方便比较所以采用眼图的方法,可知做了补偿的眼图有更大的眼高,两者相差180mV左右,相当于提升了12%的系统裕量。
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