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晶体管结构新变革:未来GAA的机遇与挑战并存

来源 | semiengineering

文︱BRIAN BAILEY

编译︱编辑部

随着GAA FET(全环绕栅极晶体管)逐渐取代3nm及以下的finFET(鳍式场效应晶体管),芯片行业已经准备好迎接晶体管结构的另一次变革,这给设计团队带来了一系列需要充分理解和解决的新挑战。

GAA FET是从finFET演进而来的,但是其对于设计流和工具的影响依然意义重大。由于没有量化,GAA FET给设计团队提供了更大的自由度,来优化他们的设计。在finFET中,鳍的量化限制了驱动电源、泄露和性能的平衡能力。结果,更宽的设备需要不同的工艺来提高性能,更窄的设备则适于低功耗应用。GAA FET解决了这个问题。

新的栅级结构极大地减少了漏电流。在7nm和5nm工艺中,由于底部(连接到硅体的部分)没有得到完全控制,finFET泄露开始增加。这是2011年推出finFET的一个原因。对于平面晶体管,即使器件关闭,电流仍然会在源极和漏极之间流动。最终,设计人员被迫使用诸如电源门控和其他技术之类的方法来最大程度地减少电源浪费。

然而,从2D晶体管到3D晶体管的过渡产生了重要的建模问题。寄生参数的激增也需要被考虑进去。总而言之,完全弄清楚这种新设备结构的含义需要几年时间,需要对开发流程进行重大革新,尤其对于模拟设备。

如今,finFET正在失去动力。在5nm工艺中,finFET的缩小能力已经到达了极限,但仍能提供有意义的缩放优势。鳍片的数量在减少,但实际上不能少于两个。尽管鳍片的宽度可以缩小,但必须增加鳍片高度来进行补偿。目前,鳍片正考虑新材料的应用,以便于保持载流子迁移率,但发展趋势很不明朗。

因此,行业关注的焦点在于将栅级引入通道的第四侧,生成一个全环绕栅极结构。通过提高晶体管通道并创建一个鳍片,将栅极从三个侧面包裹在通道周围,从而增加了栅级和通道之间的接触面积。

图1:平面型晶体管vs.finFET vs.GAA(图源:Lam Research)

许多文章均已描述了这些新结构,以及如何制造他们(转向GAA FET,3nm/2nm新型晶体管结构)。业界仍然处于模型和设计流程的验证阶段,这些3nm及以下的新结构将会需要这些模型和设计流程。相关产品也有望于2022/2023年开始生产。

影响

好消息是基础物理学没有改变,晶体管仍然具有与以往相同的所有元件。但他们的特性将会得到改善,过去的一些限制也将会被解除。这一切都归结于通道宽度,通道越宽,可以流动的电子越多,器件运行速度也就越快,但漏电现象也越严重。完全包围的通道(有时可称为纳米线)将使电子难以逃逸。通过将多条纳米线堆叠在一起,可以同时拥有两者的元素。每条线都可以严格控制,多线并行运行可提供绝佳的驱动能力。

这对设计师来说会是多大的颠覆?“finFET是第三维的第一个器件,并且Z维周围有很多寄生参数,”Siemens EDA首席技术官Dusan Petranovic表示。“GAA的出现是晶体管的巨大演进。尽管有很多变化,但代工厂认为90%的工艺可以重复使用,而且BEOL没有太大的变化。纳米片也是3D的,可以包含3、4或5个纳米片。即使这是一个3D结构,我们可以将其近似于具有可变宽度纳米片的平面结构。人们知道如何从提取的角度来解决这个问题。”

寄生参数提取是受到影响的主要领域之一。“从本质上讲,一切都与准确性有关,因为更小的晶体管意味着更小的导线,这些导线的布线将会紧凑且拥塞,从而影响电容和导线之间的耦合电容,”Cadence Digital & Signoff Group数字产品管理总监Hitendra Divecha表示。“必须对较小的晶体管进行正确建模——我们讨论的是attofarad(aF)和这些参数几乎类似于3D场解算器的精度。对于MEOL(中段工艺),由于靠近器件本身,因此必须实施新的建模功能以准确捕获对标准单元和EMIR时序的影响。除了寄生电阻和电容值,RC拓扑对提取精度也很重要。”

这是一个进步。“他们知道要问什么问题,”Siemens EDA产品管理总监Carey Robertson表示。“我们拥有多代平面技术,在从一个平面到另一个平面时,你知道该问什么问题。现在我们已经有一代3D晶体管,这些晶体管产生了一系列全新的问题,因此设计人员知道他们需要去调查什么,并确保他们了解其如何运作。”

使用GAA FET,性能有望提升25%,功耗降低50%。对于finFET,性能和功耗大致都在15%到20%的范围内。

在第四面上增加栅极提供了更多的控制。“GAA和Vts的静电控制变得更加可控,”Synopsys工程副总裁Aveek Sarkar表示。“这点非常重要,因为在较小的节点上,我们看到更多可变性,尤其是对于SARM来说。因此对于GAA,我们希望其中一些参数得到更多的控制。但这也造成了GAA可变性和寄生参数效应的明显提高。”

此外,finFET产生的一些问题也会得到缓解。“GAA能够连续改变纳米片的宽度,”Siemens的Petranovic表示。“如今,可以调整大小来适应不同的应用。如果需要高转换速率,可以通过使用更宽的纳米片来获得更大电流。如果要设计SRAM单元,则需要更加关注面积占用。将开发库来探索新的自由度。对于finFET,我们有分立步骤——1、2、3鳍片缩放。现在我们可以连续改变它,必须将新自由度导出到各种工具中,例如综合和布局布线。可能对库单元进行参数化,以便更好地优化设计。”

新的挑战

伴随变化而来的是不确定性。这些新器件的可变性甚至更大。“这将比过去更令人担忧,”Petranovic表示。“部分原因是尺寸更小,必须去解决线边缘粗糙度和厚度的影响。可能会适用于此的新设备。我们将使用EUV来进行边缘粗糙度控制,但仍然是一个挑战。”

线边缘粗糙度是一个因素,因为这可以阻碍电子流动。一个新的可变性来源是纳米片厚度变化(STV)。这会导致量子限制的变化,从而影响性能。

也有一些其他变化,尽管没有直接针对GAA晶体管,但可以被视为附带伤害。“我们看到电源电压和阈值电压不断降低,以及厚氧化层器件的不可用,导致了晶体管击穿电压变得更低。”Fraunhofer IIS自适应系统工程部高级系统集成组组长兼高效电子部门负责人Andy Heinig表示。“这意味着典型输出和驱动单元的晶体管不能在此类技术中使用。因此Chiplet的方法变得更加必要了,GAA部分只负责数字部分,而旧技术节点中的其他组件可以实现输入输出接口。”

一些模拟元件可能仍然必要。“行业必须弄清楚如何在这些过程中设计模拟电路,因为任何有趣的东西都会有一些模拟内容,”Robertson表示。“这将会面临更高的电压。芯片的数字VDD肯定会降低,但会有不同电压区域来适应其他设计风格。”

不过,挑战仍然存在。“finFET强制量化,对模拟电路产生了更大的影响,”Synopsys的Sarkar表示。“对于他们能做什么和不能做什么,灵活度将对其更有帮助。但有些事情变得更具有挑战性。对于3D拓扑,就电容电阻模型而言,我们以往使用的可扩展性规则对于模拟电路是否充分且精确?你需要采用不同的解决方法来获取寄生参数吗,尤其是对于本地互连级别?你获取了多少RC参数?”

一些参数仅受到缩放影响。“电线横截面变得更小了,”Petranovic表示。“这意味着RC延迟显著增加,这是一个潜在的瓶颈,并且有很多技术性试图避免这种情况发生。其中一个方法是在BEOL甚至MEOL中引入新材料。或在中间层引入气隙。还有减少VIA电阻的方案。源极/漏极触点电阻越来越大。他们有一个自对准栅极的概念,即试图将触点直接放置在有源器件顶部。”

这些变化将推动新的分析方式出现。“更窄的线和更强的驱动能力意味着我们不得不考虑MEOL的EMIR压降——这些非常靠近晶体管的电线,”Robertson表示。“传统上,这仅仅在全芯片级别和电力调配方面完成。”

同样,这些都是增量关注。“没有迹象表明会像我们跳转至具有局部互连和额外通孔的finFET那样引入额外的层,然后将其转变成寄生效应的爆发式增长,”Cadence的Divecha表示。“总有三阶、四阶或五阶制造效应,寄生参数工具必须为精确目标进行建模,因此将会有更多的BEOL建模,来确保时序和EMIR的影响是最小的。这也可能为布局布线完成额外的布线规则,而从提取的角度看,金属层的提取将会持续存在,就像今天的finFET设计一样,但重点将会更多地放在精准性和容量上。”

电力传输网络

电力传输网络是另一个肯定会受到影响的领域。传统上,晶体管位于构建在基板顶部的金属堆叠中。

PDN问题逐渐严重。“最大的PDN问题是RC效应——欧姆定律退化,”Sarker表示。“然后,还有电感效应。当你将芯片和封装集成到一起,Ldi/dt效应开始变得非常重要。代工厂开始提供更先进的去耦电容,此外还提供器件级电容来抑制噪声并获取更加平滑的电源噪声曲线。尤其对于GAA,挑战是你将在一平方毫米的空间内封装更多的器件,并且他们将会更加频繁地切换。那么有什么方法可以使设备短路并以另一种方式为设备提供电流吗?”

还有其他与电源相关的挑战。“降低的电源电压可以仅通过极其稳定的供电网络来实现,”Fraunhofer的Heinig表示。“我们正探讨不同的方法来应对这些挑战,例如使用片上稳压器,使用TSV的后端供电或者选择不同的堆叠选项。”

什么是后端电源?“这个想法是将电源线和地线移动至晶体管下方——即后侧,”Petranovic表示。“然后使用硅通孔为有源层供电。这是为了减少信号线上IR压降和噪声,并减少线路拥塞。”

这可能会增加一种新的分析形式。“你现在有一个后端金属,”Robertson表示。“以往,你把晶体管放置在衬底上,你几乎可以忽略晶体管和衬底之间的电效应。你建立了一些基本模型。现在你基本上在很多电线中间放置晶体管,而不仅是在底部放置。这应该会降低总体噪声,但是如果你有一个嘈杂的电源网络,那么你会和晶体管产生显著的电源网络相互作用。你将更可能需要分析工具去验证电源网络对晶体管的噪声贡献,而以前电源网格位于金属层13及以上,与这些器件有很大的距离。”

这也增加了新的问题。“这些造成了什么样的压力?”Sarkar询问。“你必须定期为器件供电。你将会在硅片中创建额外的应力层,而如何对其中一些进行建模变得非常关键。”

新的模型

建立正确的模型至关重要。“每个新节点都变得更复杂,并且必须对增加的新技术进行建模,”Petranovic表示。“无论如何,只要进行晶体管缩放,EMIR、热力、可靠性、电子迁移等都会变得越来越复杂。对于器件本身来说,这取决于我们需要对其建模的准确程度。问题是即使有垂直堆叠的纳米片,我们能否将其近似等同于具有垂直效果的平面?还是我们需要深入结构内部提取一些元件?正确答案是找到精确分析对性能影响所需的最少细节。”

正确建模往往是一个迭代的过程。“不仅仅是模型本身,”Sarkar表示。“这也是工艺开发和设备创建,专精于此的晶体管架构师和工艺集成商为正在做第一个库的人提供信息,为了看到正在整合并获得早期预览的一个块是什么样子,他们正创建第一个环形振荡器。

我们需要明确自身职责。设计技术协同优化的概念变得更加重要。如何能够影响驻留在组织内不同团队中的各个部分?如果他们在不同的组织中,那就更具挑战性了。我们如何将他们聚集在一起以对这些效果进行早期预览,并向等式左侧的工艺工程师和架构师提供反馈,以帮助他们以更有效的方式帮助右侧。”

如果没有适当的精度标准,工程师不得不对其设计进行过度预留。“如今的工程师需要额外2到4个月来关闭循环检查和确认流程,”Divecha称。“提取是循环检查里的一个关键步骤,我们从设计师哪里得知,尽管提取的运行时间因设计尺寸和类型而异,但使用某些提取工具在这些先进节点上进行完全平面提取可能需要长达三天时间。这给工程师们带来了巨大的压力,需要及时完成设计冻结来应对上市时间的压力。”

业界正尝试验证这些模型。“这包括两方面内容:一方面是开发模型,让后围绕其进行分析,”Robertson表示。“从平面型晶体管到finFET,再到GAA,新的效应需要建模,我不知道我们是否已经量化了所有这些效应。以过去的一个例子来看,我们不关心平面型晶体管与阱之间的接近程度。在20纳米节点附近,这将变成一个重要的物理效应。我认为我们对于需要建模的内容有一个全面的了解,但我们需要更多的测试芯片,更多的实验来确保我们捕获到模型中的所有物理效应,一旦我们捕获到这些数据,我们就可以恰当地使用分析工具。整个行业正经历验证工作。”

“代工厂和EDA供应商致力于将这些类型的设备变成主流。”Divecha表示。“话虽如此,无论是进行数字设计还是定制/模拟设计,大部分这些要求都将由EDA软件来满足,尤其是提取工具,并且所有效果将在代工厂认证地技术文件中捕获。”

总结

目前,每个代工厂都在考虑各种可能性。但是根据早期公告,它们之间似乎没有很多共同点。每个代工厂都必须弄清楚哪种方法最适合自己,以及哪种方法能提供最佳收益。

时间将会证明什么才是最成功的。但好消息是,缩放可能是造成痛苦的更大原因,而不是晶体管结构的变化。


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