供电影响时序以及电源、热量和时序之间的依赖关系，从而导致性能下降，这些影响可能导致签核工具亦无法捕捉这种异常。

7nm及更小节点的复杂交互和依赖性可能会导致芯片性能的意外下降，这种异常并非总能被签核工具捕捉到。

倒不是业界没在这方面下功夫。在近年来问世的多代工艺节点中，花在试图确定使用先进工艺制造的芯片在生产后能否有效工作的时间越来越长了。处理所有事务的额外设计规则呈数量级增长，规则说明书也变得越来越厚，但是，即使芯片满足了所有设计规则，并通过了各种形式的签核，当它生产出来后也仍然会出现失效的意外情况。

供电网络（PDN）就是其中一个特别麻烦的领域。这个问题以最简化的方式描述就是，随着工艺尺寸的降低，电流路径的阻值在增加，从而导致IR下降更大，有时候过大的IR下降会以意想不到的方式影响时序，导致芯片出厂后无法按照预期的时钟速度运行。

针对此类问题，过去都是通过增加电流路径尺寸或者添加去耦电容的方式进行缓解，这些解决方法随着制造工艺的迁移要么不再奏效，要么变得成本高昂。过去的静态分析方法不得不引入动态分析，以发现这些问题的某些剖面。

台积电7nm FinFET工艺

阻值

“想要在硅片上添加更多功能，你必须缩小晶体管的尺寸，但是随着晶体管尺寸的减小，阻值就会成比例地上升，”Cadence数字和签收事业部产品管理总监Jerry Zhao说。“尺寸减小的影响是电压网络中的压降会更大，此时你就需要警醒，我还能为晶体管提供足够高的工作电压吗？”

这个问题在7／5nm工艺中的金属层0和1上尤其明显。ANSYS首席技术专家Joao Geada，“下层金属层那么薄，以至于其阻值很高。上层金属层还可以适用之前的规则，但是随着层数越来越低，电源轨就越来越受限。于是芯片的行为开始变得有些不可预测。在7nm及以下的节点中，因为这些节点上的供电系统性能变坏，曾经非常善于生产有效芯片的设计团队开始遭遇一些意外情况。”

这并不是新工艺带来的唯一改变。“和之前的工艺相比，设计出有效供电网络的难度提高了一个数量级，”ANSYS首席产品技术经理Scott Johnson说。“问题不仅仅是在厚的金属层下面的薄金属层上出现了不连续的供电系统，电压水平也出现了大幅下降。”

新效应也在不断涌现。“一方面IR下降很快成为决定芯片频率的主要因素，同时激进的互联缩放也增加了平均电流密度、单位长度电线上的电阻和片上电感。”Helic市场营销副总裁Magdy Abadir补充道。

解决这个问题的方案本身也会引入新的问题。“过孔的高阻抗要求使用额外的过孔，但是在某种程度上可以通过使用过孔支柱减轻这种影响，”eSilicon人工智能平台基础设施副总裁Prasad Subramaniam解释道。 “增加的单元密度允许使用更大的逻辑块，这反过来会产生较大的动态电流变化，这就需要使用更密集的供电网络进行缓解。随着越来越多的金属层资源转而用于更高层的供电分发，需要在电源分配和路由延迟／定时之间更加精细地进行调整。”

额外的麻烦

离得太近了就没有朋友了。“现在已经很难明确定义什么叫做离得太近了，因为它不仅仅体现在共享性的电源轨上，”Johnson说。“这些电网的电阻阻值非常高，所以即便你比之前的工艺在电源网络上使用比路由网络更多的金属，你依然很难预测这些电阻的影响。金属层0上可能之后4个电源轨，但是在同时开关动作中这些电源轨依然可能对彼此非常敏感。”

紧密的影响也越来越难以预测了。“在高性能SoC中，每个时钟周期内需要切换状态的晶体管数量越来越多，相应的电流峰值越来越高，”Abadir解释道。“同样地，上升时间和下降时间越来越短，这就意味着di／dt正在迅速增加。根据法拉第电磁感应定律，IR的下降和L di／dt会产生磁场，磁场会经由SoC布局结构、键和互联、封装层自然形成的天线传输到临近区域，从而导致电磁耦合。从最近的几次经验可以看出，忽视这些磁耦合效应会带来灾难，可能导致代价高昂的硅故障。”

模拟电路的引入可能会使事情更加雪上加霜。“我们经常需要为IO焊盘和与内部电路进行比较的键合环路设置不同的电压，或者内部电路可能需要多个电压域，”Microchip模拟电源和接口部门首席产品营销工程师Fionn Sheerin解释道。“这使得芯片内布线变得更加复杂，使芯片的电源要求复杂化，从而增加了额外的板级要求。如果我们在器件内进行电压转换，这又会带来头疼的电源生成问题。”

这种观点在整个行业内得到了一致认可。“射频接口、高速SerDes、ADC或DAC等不同的模拟组件需要更多的电源域，”Fraunhofer EAD系统集成事业部经理Andy Hernig说。“这个时候，很难同时将所有这些电源域连接到芯片封装接口上有限的IO和先进封装中的各个层上。电源平面这种通常做法对某些电源域行不通，因为层数有限，有时电源域甚至都很难连到凸块上。”

从某种程度上来说，芯片的供电来自于某个电源。“芯片设计人员并没有解决全部问题，”Zhao警告说。“对供电来说尤其如此。电从一个电池开始，经过电路板、封装、芯片上的焊盘，然后通过金属层、电线，再经过一个巨大的供电分配网络。分配网络的复杂程度令人叹为观止。你不想在路径上降低太多电压，你也不希望大量消耗不必要的电力，你必须把整个电流路径当做一个单元来分析。”

但是问题偏偏不止于供电。“高速IC内部电容带动负载需要较高的频率，为高速IC提供电源的PCB必须能够承受这种高频。”西门子子公司Mentor电路板系统部门产品营销经理Todd Westerhoff补充道。“IC内部需要的高频电流无法通过芯片的封装引脚进行传输，如果这些引脚的安装回路电感过大的话。所以必须在芯片封装上进行解耦，以满足高于特定频率的电流需求。”