台积电计划在2030年采用High-NA EUV光刻机完成1nm制程芯片

2024-02-18 09:34

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近期，台积电发布了其在1nm制程芯片领域的产品规划，计划在2030年前完成1nm级A10工艺的开发。这一计划是在ASML交付给英特尔业界首台High-NA EUV光刻机后的消息，该光刻机具有高数值孔径（High-NA）和每小时生产超过200片晶圆的能力，提供0.55数值孔径，相较于之前的EUV系统，精度有所提高，能够实现更高分辨率的图案化，以制造更小的晶体管特征。

据报道，英特尔计划在Intel 18A制程节点引入High-NA EUV光刻技术，预计在2026年至2027年之间启用新设备。而台积电和三星也表示会采购High-NA EUV光刻机，但并未明确时间表。消息称，台积电可能会等到1nm制程节点才采用High-NA EUV光刻机，可能是出于成本考虑。台积电之前公布的路线图显示，1.4nm级A14工艺预计在2027年至2028年之间推出，而1nm级A10工艺的开发预计将在2030年前完成。

High-NA EUV光刻机的引入被ASML首席财务官Roger Dassen视为在逻辑和存储芯片方面最具成本效益的解决方案。然而，与英特尔急于在量产芯片中使用High-NA EUV光刻机不同，台积电或许考虑到目前存在的EUV光刻机已经可以通过双重成像技术实现相同的效果，因此可能会根据市场因素和技术表现等因素调整引入High-NA EUV光刻技术的时间点。

此外，台积电还在最近的IEEE国际电子元件会议（IEDM）上发布了其1nm制程芯片的产品规划。根据规划，台积电将并行推动3D封装和单芯片封装的技术路径，预计在2025年完成N2和N2P节点，使得采用3D封装的芯片晶体管数量超过5000亿个。随后，台积电计划在2027年达到A14节点，并在2030年完成A10节点，届时采用台积电3D封装技术的芯片晶体管数量将超过1万亿个。

尽管台积电在制程技术方面取得了显著进展，但其近期的财务表现引起了外界的关注。受智能手机和高速计算需求减弱的影响，台积电今年二、三季度的净利润分别同比下降了23%和25%。此外，有报道称台积电3nm制程芯片的良品率实际上较其宣布的90%要低，引发了业界对其最新制程芯片质量的质疑。

与此同时，竞争对手三星等公司也在追赶台积电的先进制程领域。三星计划在2025年推出2纳米制程的SF2工艺，在2027年推出1.4纳米制程的SF1.4工艺。这表明，尽管台积电在半导体代工领域依然领先，但在技术发展的竞争中，其他公司也在不断努力迎头赶上。因此，台积电的未来发展仍需面对来自市场和竞争对手的多重挑战。

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