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EUV吞吐量/掩膜/成本/光罩/产能/工艺步骤深度分析,台积电、格罗方德、英特尔都已准备好?

2018-01-23 09:55
来源: 与非网

在每年一度的半导体行业战略研讨会(ISS)上,半导体行业的高管们都会讨论半导体技术趋势和全球市场的发展。这篇文章介绍了一位行业观察家在会议上分享的内容和结论。

为什么使用EUV?

半导体行业的公司过去曾经讨论过,当EUV光刻技术的成本低于光学光刻时,将在半导体制造中实施EUV技术,但是现在,一些其它的因素正在推动EUV技术的采纳。

周期时间 - 单次EUV曝光可以取代3次或更多的光学曝光,每个掩模层可以节省大约1.5天的时间。

边缘放置误差(EPE) - 创建图案时使用多个掩膜会导致EPE的增加,将多个光学掩模简化为单个EUV掩模可以将EPE减少高达90%。

图案保真度 - EUV能够创建出比多重图形曝光技术更一致和更清晰的图案,从而能够实现更严格的电气参数分布。

成本 - 在某些情况下EUV也可能节约成本,但驱动EUV的主要是以上三点,即便稍微贵一些,EUV也会因为上述三个优势而被使用。

哪里需要EUV?

NAND

不需要-NAND正处于从2D向3D的转换过程中(2017年,3D NAND的产量首次超过了2D NAND),NAND发展的主要驱动来自于层数的扩展,而不是光刻技术的进化。3D NAND相对更适合光学光刻,主要受到沉积和蚀刻发展的推动。

逻辑器件

需要-目前正在爬产的7nm逻辑器件使用光学光刻,有80多层掩膜,5nm器件的掩膜数量将增加到100多个,而且整个周期时间长达6个月。我们预计,EUV将用于第二代和第三代7nm逻辑工艺。

DRAM

需要-但是落后于逻辑器件。相较于逻辑器件,DRAM的工艺更简单,掩模数量大约有5nm逻辑工艺的一半,多重图案掩膜数也更少。三星已经推出了18nm的DRAM,而且在没有采用EUV技术的情况下推出了更低工艺尺寸的DRAM。我们预计EUV将被用到DRAM上,但是在时间上会落后于逻辑器件。

第一代7nm逻辑工艺(7)

台积电宣布于2017年第三季度投产了其7FF工艺,目前正在爬产阶段。格罗方德预计将在今年晚些时候推出其7LP工艺。这两种工艺都是基于光学光刻的,没有使用EUV光刻层。这两种工艺的最小金属间距(MMP)均为40纳米,采用SADP生产出1D金属图案。

第二代7nm逻辑工艺(7c)

去年,格罗方德在其技术研讨会上讨论了他们在EUV上的第一步动作,即在没有保护膜的情况下使用EUV制造触点和过孔。触点和通孔的开口面积较小(约百分之几),因此落在光罩上的粒子不太可能导致印刷缺陷。在没有保护膜的情况下生产触点和过孔可以最大限度地提高吞吐量,并且开始使用EUV时无需使用保护膜。虽然目前还没有足够的数据能够确定这种生产方式能够达到可以接受的良率,但是格罗方德认为可以。

台积电已经在私下讨论将EUV引入第二代7nm工艺的可能性。在日前举办的2017年Q4法说会上,台积电透露,其极紫外光光刻机(extreme ultraviolet lithography: ,简称EUV光刻机)产能已经取得了较大的进步,目前已经将其电源功率提高到160W,助力7nm和5nm制造,而250瓦EUV也已经安装到位。

相对来说,7c比较容易实现,不会造成面积缩小,所以不需要重新设计,7c中使用5个EUV光刻层替换15个光学光刻层,从而减少了周期时间,EPE和来改善循环时间,EPE和电气分布特性也得到了改善。

为了实施7c工艺,需要以下条件:

高吞吐能力的EUV工具-在某种程度上,确定的功耗和吞吐量是不变的。ASML的机器有多个旋钮可以调整吞吐能力,他们现在正在尽最大努力提高吞吐能力和机器运行时间。他们现在出货的NXE3400b应该满足这个要求。

大于90%的正常运行时间-在12月份的IEDM会议上,英特尔表示他们的EUV机器的正常运行时间只有75%左右。我采访光刻技术专家时着重提出了这个问题。ASML应该有计划改善正常运行时间,NXE3400b的正常运行时间预计好不少。

保护膜 - 如果需要使用保护膜,它必须确保能够承受所使用光源的功率。这个应该没有问题。

光罩检查-尽管不是最佳方案,但是现在使用eBeam检查。

光刻胶 - 目前的光刻胶对于7nm来说已经足够好了,尽管针对30mJ/cm2的剂量可能比针对20mJ/cm2的要高。

据这位观察家预计,2019年早期7c工艺就会投产。

第三代7nm逻辑工艺(7+)

台积电和格罗方德都宣布了各自的7nm+计划,这种工艺下采用EUV光刻技术,接触和过孔需要增加1个单独的金属层。这将导致尺寸的缩放,因此需要客户重新设计。三星的7LPP工艺也面临这个情形。为了在金属层上采用EUV光刻技术,因为金属层的开放面积比例较高,因此需要使用保护膜。

据我预计,7nm+工艺的MMP为36nm。在使用EUV的情形下,设计可以是2D模式,而不是7和7C使用的1D。这意味着不仅最小金属间距会从40nm降低到36nm,设计还会从1D向2D的方向发展,从而改善布线效率,并进一步降低硅片尺寸。7+工艺将用9个EUV层代替23个光学层。

为了实现7+工艺,需要以下条件:

与上述7c要求相同的条件;

台积电和格罗方德的7和7c产品需要重新设计。

一个保护膜,理想的传输效率> 90%。

光化检查,保护膜可以不进行eBeam检查。

据预计,7+工艺将在2019年中到晚些时候开始进入爬产阶段。

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